具体实施方式

本公开涉及时钟比较器。尽管在说明书中描述了数个被认为是实施本公开的优选模式，但应理解本公开仍可以诸多方式来实现，且不应限定于下述的特定实施例或实现下述特征的特定方式。在其他情况下，公知细节将不再赘述或讨论以避免模糊本公开重点。

本技术领域中技术人员应能理解本公开中所使用的关于微电子学的术语及基本概念，例如“电压”、“电流”、“节点”、“信号”、“时钟”、“互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)”、“P型晶体管(PMOS)”、“N型晶体管(NMOS)”、“差分对(differential pair)”、“伪差分对(pseudo-differential pair)”、“开关”、“闩锁器(latch)”、“反相器(inverter)”、“时钟(clock)”、“频率”、“逻辑信号”、“归零(return-to-zero)”、“不归零(non-return-to-zero)”、“上拉(pull up)”、“下拉(pulldown)”及“差分信号(differential signal)”。类似上述的术语及基本概念因已为本技术领域中技术人员所熟知，故于此不再详细解释。本技术领域中技术人员也能识别P型晶体管及N型晶体管的电路符号，并且能分辨哪一个是“源极”、“栅极”及“漏极”，以及理解单位的意义而无需于此解释，例如“微米(μm，micron)”、“纳米(nm，nanometer)”及“皮秒(ps，picosecond)”。

本公开是从工程方面(即，从本技术领域中技术人员的观点)来进行表述，而非从严谨的数学方面来进行表述。例如，“X等于Y”是表示“X与Y之间的差异小于特定的工程/实务允许误差”，而并非是要求理论上/数学上的绝对相等。“X明显小于Y”是表示“X与Y之间的比率小于特定的工程/实务允许误差”。“X为零”是表示“X小于特定的工程/实务允许误差”。

在本公开中，代表信息(information)的信号不是电压就是电流。

在本公开中，逻辑信号是具有两种状态的电压信号，此两种状态分别是高准位状态(high state)及低准位状态(low state)。当逻辑信号的电位高于与逻辑信号有关的某个电位或跳脱点(trip point)时，逻辑信号被称为处于高准位状态。反之，当逻辑信号的电位低于与逻辑信号有关的某个电位或跳脱点时，逻辑信号被称为处于低准位状态。在逻辑信号的上下文中陈述为“(逻辑信号)X为高”，其表示为“(逻辑信号)X为高准位状态”的意思。同样地，在逻辑信号的上下文中陈述为“(逻辑信号)X为低”，其表示为“(逻辑信号)X处于低准位状态”的意思。高准位状态也称为“1”状态，并且低准位状态也称为“0”状态。在逻辑信号的上下文中陈述为“(逻辑信号)X为1”，其表示为“(逻辑信号)X处于高电位状态”的意思。同样地，在逻辑信号的上下文中陈述为“(逻辑信号)X信号为0”，其表示为“(逻辑信号)X处于低电位状态”的意思。

在本公开中，“时钟信号”(或简称为“时钟”)是在高准位状态与低准位状态之间循环切换的逻辑信号。

在本公开中，电源节点以“V_DD”表示。为了方便起见，“V_DD”也可以表示在电源节点提供的电源电压。也就是，“V_DD为0.9伏特(V)”表示“电源节点上的电源电压V_DD为0.9伏特”。作为示例而非限制，在本公开中，电路是使用28纳米互补式金属氧化物半导体工艺来制造，并且电源节点上的电源电压V_DD为0.9伏特。

在本公开中，使用了差分信号配置(scheme)，其中电压信号包括由下标符号“+”依附表示的正电压信号以及由下标符号“-”依附表示的负电压信号，并且电压信号的值由正电压信号与负电压信号之间的差值表示。例如，V_X(D₁，D₂，D’₁，D’₂)包括V_X+(D₁₊，D₂₊，D’₁₊，D’₂₊)及V_X-(D_1-，D_2-，D’_1-，D’_2-)，并且V_X(D₁，D₂，D’₁，D’₂)的值以V_X+(D₁₊，D₂₊，D’₁₊，D’₂₊)与V_X-(D_1-，D_2-，D’_1-，D’_2-)的差值表示。同样地，电流信号包括分别由下标符号“+”依附表示的正电流信号以及由下标符号“-”依附表示的负电流信号，并且电流信号的值由正电流信号与负电流信号之间的差值表示。例如，I_X(I₁，I₂，I’₁，I’₂)包括I_X+(I₁₊，I₂₊，I’₁₊，I’₂₊)及I_X-(I_1-，I_2-，I’_1-，I’_2-)，并且I_X(I₁，I₂，I’₁，I’₂)的值以I_X+(I₁₊，I₂₊，I’₁₊，I’₂₊)与I_X-(I_1-，I_2-，I’_1-，I’_2-)的差值表示。

本公开基于利用时钟比较器的亚稳态特性以实质消除亚稳态。图2A为本公开一些实施例的时钟比较器200的功能方框示意图。参照图2A，在一些实施例中，时钟比较器200包括上侧取样闩锁器210、下侧取样闩锁器220及决策仲裁闩锁器230。上侧取样闩锁器210用以接收输入电压信号V_X，并依据时钟信号V_CK输出第一决策D₁。下侧取样闩锁器220用以接收输入电压信号V_X，并依据时钟信号V_CK输出第二决策D₂。决策仲裁闩锁器230用以接收第一决策D₁及第二决策D₂，并输出最终决策D_F。

在一些实施例中，上侧取样闩锁器210包括第一偏移电路211及第一时钟仲裁器212。第一偏移电路211以下列函数为例：

V_X1＝V_X+V_OS， (1)

其中，V_OS是偏移电压，并且偏移电压V_OS大于阈值电压V_M，而阈值电压V_M由第一时钟仲裁器212的亚稳态条件所决定，并且V_X1是上移电压(upshifted voltage)。第一时钟仲裁器212以下列函数为例：

因此，上侧取样闩锁器210以下列方程式数学建模的函数为例：

在一些实施例中，下侧取样闩锁器220包括第二偏移电路221及第二时钟仲裁器222。第二偏移电路221以下列函数为例：

V_X2＝V_X-V_OS (4)

其中，V_X2是下移电压(downshifted voltage)。第二时钟仲裁器222以下列函数为例：

因此，下侧取样闩锁器220以下列方程式数学建模的函数为例：

图2B为图2A的时钟比较器200的转移特性图。参照图1及图2B，在一些实施例，上侧取样闩锁器210与下侧取样闩锁器220的转移特性，也就是输入电压信号V_X与决定时间τ(决定输入电压信号V_X的决策所需的时间)之间对应关系，如图2B所示。于此，假设以相同的时钟比较器作为第一时钟仲裁器212与第二时钟仲裁器222为例，并且此时钟比较器具有图1所示的转移特性。如图1及图2B所示，图2B中的转移特性与图1中的转移特性相同，除了上侧取样闩锁器210(其转移特性以实线表示)在水平轴上具有偏移电压-V_OS的偏移(即，以偏移电压V_OS向左偏移)，并且下侧取样闩锁器220(其转移特性以虚线显示)在水平轴上具有偏移电压V_OS的偏移(即，以偏移电压V_OS向右偏移)。对于上侧取样闩锁器210，当输入电压信号V_X大于偏移电压-V_OS时，第一决策D₁为1，否则第一决策D₁为0。但是，当输入电压信号V_X介于-V_M-V_OS与V_M-V_OS之间时，上侧取样闩锁器210将遭遇亚稳态(即，无法在容许时间τ_M内决定)，例如|V_X+V_OS|小于阈值电压V_M。对于下侧取样闩锁器220，当输入电压信号V_X大于偏移电压V_OS时，第二决策D₂为1，否则第二决策为0。然而，当输入电压信号V_X介于-V_M+V_OS与V_M+V_OS之间时，下侧取样闩锁器220将遭遇亚稳态(即，无法在容许时间τ_M内决定)，例如|V_X-V_OS|小于阈值电压V_M。第一决策D₁及第二决策D₂的值以及输入电压信号V_X与输入电压信号V_X的正确决策的表格如下所示。

在一些实施例中，如果输入电压信号V_X>0，则正确决策为1。并且，如果输入电压信号V_X<0，则正确决策为0。在表格中，第一决策D₁与第二决策D₂之中较早决定的任何一个决策是正确决策，而亚稳态能因正确决策被实质消除。

继续参照图2A，决策仲裁闩锁器230以下列函数为例：

图3为本公开一些实施例的取样闩锁器300的示意图。参照图3，在一些实施例中，以取样闩锁器300作为上侧取样闩锁器210为例。当时钟信号V_CK为低准位状态时，取样闩锁器300处于重置(reset)状态，而当时钟信号V_CK为高准位状态时，取样闩锁器300处于决定(resolution)状态。取样闩锁器300包括N型晶体管309、311、312、351、352、361、362、331及332，以及P型晶体管321、322、333、334、341及342。以N型晶体管309作为开关为例，当时钟信号V_CK为高准位状态时，此开关用以比较输入电压信号V_X+及输入电压信号V_X-。以N型晶体管311及N型晶体管312作为差分对310为例，差分对310用以接收输入电压信号V_X+及输入电压信号V_X-，并分别从节点301拉入输入电流I_X-以及从节点302拉入输入电流I_X+，以实现比较输入电压信号V_X+与输入电压信号V_X-的功能。以N型晶体管331、N型晶体管332、P型晶体管333及P型晶体管334作为交叉耦合反相器对330为例，交叉耦合反相器对330用以依据从节点301拉入输入电流I_X-以及从节点302拉入输入电流I_X+以建立第一决策D₁₊及第一决策D_1-。以P型晶体管321、322、341及342作为上拉开关为例，这些上拉开关用以分别将节点301、302、303及304的电压上拉至电源节点上的电源电压V_DD，并在时钟信号V_CK为高准位状态时，有效地重置交叉耦合反相器对330的状态。以N型晶体管351及N型晶体管352作为偏移电路350为例，此偏移电路350用以从差分对310拉入偏移电流I_OS，从而在时钟信号V_CK为高准位状态时的比较期间使输入电压信号V_X+相对于输入电压信号V_X-有优势。有以N型晶体管361及N型晶体管362作为冗余电路(dummy circuit)360为例，此冗余电路360用以使整个电路更加平衡。在时钟信号V_CK的上升缘，偏移电流I_OS会致使节点301被下拉，而不需取决于输入电压信号V_X+的值，相对地，节点302被下拉时需取决于输入电压信号V_X-的值。归功于交叉耦合反相器对330，如果节点301的下拉速度比节点302快，则第一决策D_1-将被闩锁为0，而第一决策D₁₊将被闩锁为1。反之，如果节点302的下拉速度比节点301快，则第一决策D₁₊将被闩锁为0，而第一决策D_1-将被闩锁为1。

在一些实施例中，除了偏移电路350及冗余电路360之外，取样闩锁器300在现有技术中被广泛称为“强分支闩锁器(strong-arm latch)”，故于此不再详细解释。偏移电路350可以在比较期间使输入电压信号V_X+相对于输入电压信号V_X-有优势，对于本技术领域中技术人员所熟知，故于此不再详细解释。由于偏移电路350提供的偏移电流I_OS，在图2A中的第一偏移电路211及偏移电压V_OS的功能必然包含输入电压信号V_X+具有的优势。冗余电路360还可以使整个电路更加平衡，对于本技术领域中技术人员所熟知，故于此不再详细解释。

在一些实施例中，来自偏移电路350的偏移电流I_OS必须足够大，以使得在最大容许时间内第一决策D_1-可以闩锁为0，当输入电压信号V_X+等于输入电压信号V_X-时。

作为示例而非限制，在一些实施例中，N型晶体管309、311、312、351、352、361、362、331及332的通道宽度(W)与通道长度(L)分别为4微米与30纳米、4微米与30纳米、4微米与30纳米、1微米与30纳米、1微米与30纳米、1微米与30纳米、1微米与30纳米、3微米与30纳米及3微米与30纳米。P型晶体管321、322、333、334、341及342的通道宽度与通道长度分别为2微米与30纳米、2微米与30纳米、3微米与30纳米、3微米与30纳米、3微米与30纳米及3微米与30纳米。

在一些实施例中，以取样闩锁器300作为下侧取样闩锁器220为例，通过将接收输入电压信号V_X+、输入电压信号V_X-、第一决策D₁₊及第一决策D_1-替换为输入电压信号V_X-、接收输入电压信号V_X+、第二决策D_2-及第二决策D₂₊。于这种情况下，偏移电路350可以在比较期间使输入电压信号V_X-相对于输入电压信号V_X+有优势。需注意的是，除了上侧取样闩锁器210与下侧取样闩锁器220的输入与输出是极性反向之外，上侧取样闩锁器210具有与下侧取样闩锁器220相似的电路。

图4为本公开一些实施例的决策仲裁闩锁器400的示意图。参照图4，在一些实施例中，以图4中的决策仲裁闩锁器(decision-arbitrating latch)400作为决策仲裁闩锁器230为例。决策仲裁闩锁器400包括第一反相器对450、第二反相器对460、第一伪差分对410、第二伪差分对420、第三伪差分对430、第四伪差分对440及再生式负载(regenerativeload)480。第一反相器对450包括反相器451及反相器452。反相器451用以接收第一决策D₁₊，并输出第一辅助决策D’_1-。反相器452用以接收第一决策D_1-，并输出收第一辅助决策D’₁₊。其中，以第一辅助决策D’₁₊及第一辅助决策D’_1-共同作为第一辅助决策D’₁为例。第二反相器对460包括反相器461及反相器462。反相器461用以接收第二决策D₂₊，并输出第二辅助决策D’_2-。反相器462用以接收第二决策D_2-，并输出第二辅助决策D’₂₊。其中以第二辅助决策D’₂₊及第二辅助决策D’_2-共同作为第二辅助决策D’₂为例。第一伪差分对410包括P型晶体管411及P型晶体管412。P型晶体管411用以接收第一决策D₁₊，并将第一电流I_1-提供至节点401。P型晶体管412用以接收第一决策D_1-，并将第一电流I₁₊提供至节点402。第二伪差分对420包括P型晶体管421及P型晶体管422。P型晶体管421用以接收第二决策D₂₊，并将第二电流I_2-提供至节点401。P型晶体管422用以接收第二决策D_2-，并将第二电流I₂₊提供至节点402。第三伪差分对430包括N型晶体管431及N型晶体管432。N型晶体管431用以接收第一辅助决策D’₁₊，并拉入来自节点401的第一辅助电流I’₁₊。N型晶体管432用以接收第一辅助决策D’_1-，并拉入来自节点402的第一辅助电流I’_1-。第四伪差分对440包括N型晶体管441及N型晶体管442。N型晶体管441用以接收第二辅助决策D’₂₊，并拉入来自节点401的第二辅助电流I’₂₊。N型晶体管442用以接收第二辅助决策D’_2-，并拉入来自节点402的第二辅助电流I’_2-。再生式负载480包括反相器481及反相器482，并且以反相器481及反相器482实现节点401与节点402之间的再生式负载。

图5为本公开一些实施例的反相器500的示意图。参照图5，在一些实施例，以图5中的反相器500作为反相器451、452、461、462、481及482为例。反相器500包括N型晶体管MN及P型晶体管MP，“input”为输入及“output”为输出，并且对于本技术领域中技术人员所熟知，故于此不再详细解释。

续参照图3及图4，在一些实施例中，当时钟信号V_CK为低准位状态时，上侧取样闩锁器210及下侧取样闩锁器220被重置，第一决策D₁₊、第一决策D_1-、第二决策D₂₊及第二决策D_2-都被上拉至电源节点上的电源电压V_DD。因此，第一辅助决策D’₁₊、第一辅助决策D’_1-、第二辅助决策D’₂₊及第二辅助决策D’_2-都分别被反相器452、451、462及461下拉至接地端电压。结果，P型晶体管411、412、421及422与N型晶体管431、432、441及442全部被截止(shut off)，并且再生式负载480被闩锁至目前状态。

在一些实施例中，于时钟信号V_CK的上升缘，启动上侧取样闩锁器210及下侧取样闩锁器220，并且决定第一决策D₁及第二决策D₂。对于第一决策D₁的两种可能性，总结如以下表格：

在一些实施例中，对于第二决策D₂的两种可能性，总结如以下表格：

在一些实施例，如果第一决策D₁及第二决策D₂都被决定为1，则最终决策D_F+将被P型晶体管412及P型晶体管422上拉至电源节点上的电源电压V_DD，而最终决策D_F-将被N型晶体管431及N型晶体管441下拉至接地端电压，并且再生式负载480将有助于闩锁此状态。如果第一决策D₁及第二决策D₂都被决定为0，则最终决策D_F-将被P型晶体管411及P型晶体管421上拉至电源节点上的电源电压V_DD，而最终决策D_F+将被N型晶体管432及N型晶体管442下拉至接地端电压，并且再生式负载480将有助于闩锁此状态。如图2B所示，如果偏移电压V_OS大于阈值电压V_M，则第一决策D₁及第二决策D₂都不可能是亚稳态的。如果第一决策D₁及第二决策D₂中的任何一个处于亚稳定状态(即，无法实时决定)，则另一个将不是亚稳态的，并且可以自行确立最终决策D_F。如果将第一决策D₁及第二决策D₂决定为不同的值，则会出现竞争(racing)状态，其中P型晶体管411及P型晶体管421之一试图上拉最终决策D_F-，而N型晶体管431及N型晶体管441之一试图下拉最终决策D_F-，同时P型晶体管412及P型晶体管422之一试图上拉最终决策D_F+，而N型晶体管432及N型晶体管442之一试图下拉最终决策D_F+。在这种情况下，由于再生式负载480提供的闩锁功能，较早决定的决策(在第一决策D₁及第二决策D₂之间)将具有领先优势并决定最终决策。

在一些实施例中，如果第一决策D₁决定为1，第二决策D₂决定为0，但是第一决策D₁早于第二决策D₂决定，则P型晶体管412将在N型晶体管442开始下拉最终决策D_F+之前开始上拉最终决策D_F+，并且N型晶体管431将在P型晶体管421开始上拉最终决策D_F-之前开始下拉最终决策D_F-。结果，归功于再生式负载480，最终决策D_F+及最终决策D_F-将分别闩锁为1及0。另一方面，如果第一决策D₁决定为0，第二决策D₂决定为1，但是第一决策D₁早于第二决策D₂决定，则P型晶体管411将在N型晶体管441开始下拉最终决策D_F-之前开始上拉最终决策D_F-，并且N型晶体管432将在P型晶体管422开始下拉最终决策D_F+之前开始上拉最终决策D_F+。结果，归功于再生式负载480，最终决策D_F+及最终决策D_F-将分别闩锁为0及1。在一些实施例中，如果第二决策D₂决定为1，第一决策D₁决定为0，但是第二决策D₂早于第一决策D₁决定，则P型晶体管422将在N型晶体管432开始下拉最终决策D_F+之前开始上拉最终决策D_F+，并且N型晶体管441将在P型晶体管411开始上拉最终决策D_F-之前开始下拉最终决策D_F-。结果，归功于再生式负载480，最终决策D_F+及最终决策D_F-将分别闩锁为1及0。另一方面，如果第二决策D₂决定为0，第一决策D₁决定为1，但是第二决策D₂早于第一决策D₁决定，则P型晶体管421将在N型晶体管431开始下拉最终决策D_F-之前开始上拉最终决策D_F-，并且N型晶体管442将在P型晶体管412开始下拉最终决策D_F+之前开始上拉最终决策D_F+。结果，归功于再生式负载480，最终决策D_F+及最终决策D_F-将分别闩锁为0及1。

作为示例而非限制，在一些实施例中，N型晶体管431、432、441及442的通道宽度与通道长度皆分别为2微米与30纳米。P型晶体管411、412、421及422的通道宽度与通道长度皆分别为3微米与30纳米。对于反相器451、452、461、462、481及482，P型晶体管MP的通道宽度与通道长度分别为1.5微米与30纳米，N型晶体管MN的通道宽度与通道长度分别为1微米与30纳米。

在一些实施例中，需注意的是，如果移除了反相器451、452、461及462与N型晶体管431、432、441及442，则决策仲裁闩锁器400仍然可以运行。例如，如果最终决策D_F+被P型晶体管412及/或P型晶体管422上拉，则最终决策D_F-仍然可以被反相器482下拉。如果最终决策D_F-被P型晶体管411及/或P型晶体管421上拉，则最终决策D_F+仍可以由反相器481下拉。但是在这种情况下，因为没有直接的下拉电流(第一辅助电流I’₁₊、第一辅助电流I’_1-、第二辅助电流I’₂₊、第二辅助电流I’_2-)，决策仲裁闩锁电路400可能会变慢，并且必须在上拉发生之后完全依靠再生式负载480以强制执行下拉。

图6为本公开一些实施例的时钟比较方法的流程图。参照图6，在一些实施例中，时钟比较方法包括以下步骤：接收输入电压信号及时钟信号(步骤610)；使用第一取样闩锁器，在时钟信号的边缘，依据检测输入电压信号与偏移电压的和值的极性，以决定第一决策(步骤620)；使用第二取样闩锁器，在时钟信号的边缘，依据检测输入电压信号与偏移电压的差值的另一极性，以决定第二决策(步骤630)；以及，使用决策仲裁闩锁器以接收第一决策及第二决策，并且依据第一决策与第二决策之中的较早决定的任何一个，以输出最终决策(步骤640)。

本公开对于高速串行的连结接收器非常有用，在高速串行的连结接收器中决策必须在非常短的时间内决定。

虽然本公开的技术内容已经以优选实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的构思所作些许的变动与润饰，皆应涵盖于本公开的范围内，因此本公开的专利保护范围当视权利要求所界定者为准。