具有局域底栅的晶体管及其制作方法
阅读说明：本技术 具有局域底栅的晶体管及其制作方法 (Transistor with local bottom gate and manufacturing method thereof ) 是由 许海涛 高宁飞 于 2021-07-14 设计创作，主要内容包括：本发明涉及一种局域底栅的晶体管及其制作方法,该晶体管包括衬底、低维半导体层、源极、漏极和局部底栅,局部底栅位于上述衬底上,局部底栅上具有一栅介质层,低维半导体层位于上述栅介质层上作为晶体管器件的沟道,源极和漏极位于低维半导体沟道的相对两侧,并分别与上述低维半导体层一个或多个部分接触；在上述源极、上述漏极以及所述沟道层上具有一过渡层和一静电掺杂层,该静电掺杂层中具有固定电荷,从而对其对应的低维半导体沟道层进行静电掺杂从而形成NMOS器件,同时还提出了上述晶体管的制作方法。本发明的晶体管具有热稳定性好、阈值电压精确可控,同时工艺具有兼容性,能够满足大规模碳基集成电路生产的要求。(The invention relates to a transistor of a local bottom gate and a manufacturing method thereof, wherein the transistor comprises a substrate, a low-dimensional semiconductor layer, a source electrode, a drain electrode and a local bottom gate, the local bottom gate is positioned on the substrate, a gate dielectric layer is arranged on the local bottom gate, the low-dimensional semiconductor layer is positioned on the gate dielectric layer and used as a channel of a transistor device, and the source electrode and the drain electrode are positioned on two opposite sides of the low-dimensional semiconductor channel and are respectively contacted with one or more parts of the low-dimensional semiconductor layer; the source electrode, the drain electrode and the channel layer are provided with a transition layer and an electrostatic doping layer, and the electrostatic doping layer is provided with fixed charges, so that the corresponding low-dimensional semiconductor channel layer is subjected to electrostatic doping to form an NMOS device. The transistor has the advantages of good thermal stability, accurate and controllable threshold voltage, compatible process and capability of meeting the requirement of large-scale carbon-based integrated circuit production.)
技术领域
本发明涉及半导体器件领域，具体地，涉及一种具有局部底栅的晶体管及制备方法。
背景技术
低维半导体材料，例如碳纳米管、石墨烯、黑磷或二维材料，由于具备厚度较薄、高迁移率、高物理和化学稳定性、高热导率等优异的性能，因此被广泛应用于晶体管中作为沟道材料使用。与传统半导体工艺类似地，低维材料作为沟道的晶体管也可以通过对低维材料进行掺杂，改变半导体沟道材料中载流子的分布，从而改变其电学性能，并分别形成p型区和n型区，进而形成具有各种结构功能的半导体器件，例如二极管、场效应晶体管等。但是上述低维半导体禁带宽度普遍比硅小，其中碳纳米管典型带隙约为0.5eV，对应硅带隙约为1.12eV。由于带隙较窄，关态下漏端带间隧穿势垒宽度被大幅度压缩，产生了较大的隧穿电流，影响静态能耗。对应晶体管的关态隧穿效应比硅基晶体管显著,而且目前对于这种无掺杂MOS的结构，均存在漏端电场过于集中和过强导致沟道偏漏端附近存在的肖特基势垒过薄，导致肖特基隧穿严重。
由于低维半导体材料的特殊性，采用传统的热扩散和离子注入的方式对沟道材料进行掺杂容易导致多种问题。例如，低维材料更容易受到环境的影响，因而热扩散或离子注入很难形成均匀且可靠的掺杂，并且在掺杂过程中容易对低维材料造成破坏。同时低维材料的沟道厚度极薄，一般为单原子层或几个原子层，通过传统的杂质离子掺杂方法很难实现在沟道中的有效掺杂，杂质离子更可能分布在绝缘基底中。并且部分低维材料，如碳纳米管和石墨烯，其化学性质稳定，原子间化学键键能很强且表面不存在悬挂键，掺杂的杂质离子很难与碳原子成键形成稳定结构，而是更倾向于以不稳定的弱相互作用方式存在(如表面吸附)，进而导致掺杂效应很不稳定。此外，传统的掺杂方式通常需要1000℃以上的高温下退火，修复掺杂过程带来的晶格损伤。而大部分低维材料无法承受上述温度，且高温退火工艺也限制了器件制备工艺的兼容性。因此，低维半导体材料晶体管无法实现硅基晶体管的轻掺杂源漏(LDD)来精细调控漏端掺杂浓度在空间上的分布，从而降低短沟道效应、结漏电流和寄生电流等负面效应。但是，低维半导体材料由于其超薄沟道的特性和有限的载流子浓度(相较于块体半导体材料)，较块体半导体材料更加易于实现静电调控，并且低维半导体材料与金属半导体接触特性与传统半导体也有所不同，例如碳纳米管与某些金属的接触没有观察到明显的费米钉扎效应。
目前可通过选择与沟道材料功函数匹配的金属材料作为源漏极替代对沟道材料的掺杂来实现PMOS或NMOS，或者采用底栅的器件结构，通过在沟道表面沉积具有固定电荷的材料层，对沟道进行静电掺杂来解决上述问题。选择与沟道材料功函数匹配的金属材料形成源漏极，可在开态时进行电子(NMOS)或空穴(PMOS)的有效注入，并通过栅极调控沟道中的能带弯曲控制晶体管的开和关，通过在沟道表面沉积具有固定电荷的材料层对沟道进行静电掺杂可对整个沟道进行静电掺杂，进而调整源漏极和栅极之间的能带弯曲，实现载流子的无势垒注入或隧穿注入。但是，上述两种方式制备的低维材料晶体管仍存在较多问题，以碳纳米管晶体管为例，采用金属功函数匹配的金属材料形成源漏极制备的高k介质晶体管，阈值电压无法有效调控，关断状态下漏端容易发生反向隧穿，造成开关比下降等问题。采用局域底栅结合沟道表面静电掺杂，或顶栅结构利用栅介质氧化物静电掺杂的方式制备的晶体管，目前实现静电掺杂通常使用配比不完全的金属氧化物(即存在较多的氧空位或悬挂键等)来实现，界面不稳定，存在很多缺陷态和界面态，进而会降低沟道迁移率，不利于栅控，器件均一性受影响，工艺重复性也较差。
因此，当前需要开发出基于低维半导体材料的有效掺杂技术，使得基于低维材料的晶体管的关键性指标能够同时满足要求，例如开态、关态的电流、阈值电压、栅控能力、器件可靠性、热稳定性等，同时工艺还要具有一定兼容性，能够满足大规模碳基集成电路生产的要求。
发明内容
本发明针对以上现有技术中存在问题，通过采用能够直接在其中形成固定电荷的电介质材料作为静电掺杂层，从而提出一种具有局域底栅晶体管及其制备方法，本发明的第一方面的实施例的技术方案具体如下：
一种晶体管，包括衬底、局部底栅、栅介质层、低维半导体层、源极和漏极，具备方案如下：局部底栅嵌入上述衬底与上述衬底处于同一平面或位于上述衬底上；
在局部底栅上具有一栅介质层，低维半导体层位于上述栅介质层上，作为上述晶体管器件的沟道；
上述源极和上述漏极位于上述沟道的相对两侧，并分别与上述低维半导体层形成一个或多个部分接触；
在上述沟道上具有过渡层以及静电掺杂层，上述静电掺杂层中形成有固定电荷。
在本发明第一方面的实施例中，上述衬底包括SiO2/Si衬底、石英衬底、Al2O3衬底、玻璃衬底或聚合物衬底其中至少一种。
在本发明第一方面的实施例中，上述低维半导体层包括碳纳米管、硅纳米线以及II-VI族元素纳米线、III-V族元素纳米线或二维层状半导体材料其中至少一种，上述碳纳米管进一步优选为单壁碳纳米管、多壁碳纳米管，网络状碳纳米管或是碳纳米管阵列，上述二维层状半导体材料进一步优选为黑磷或二硫化钼。
在本发明第一方面的实施例中，上述局部底栅选自氮化钽(TaN)、氮化钛(TiN)、多晶硅、金(Au)、钯(Pd)、铂(Pt)、钛/金叠层(Ti/Au)、钛/钯叠层(Ti/Pd)或钛/铂叠层(Ti/Pt)中的至少一种。
在本发明第一方面的实施例中，上述源极和漏极选自铂(Pt)、钛(Ti)或钯(Pd)中的至少一种，并优选为钯(Pd)。
在本发明第一方面的实施例中，在上述局域底栅与上述栅介质层之间具有第一栅介质亚层，在上述栅介质层与上述低维半导体层之间具有第二栅介质亚层，上述第一栅介质亚层与上述第二栅介质亚层材质相同或不同。第一栅介质亚层、栅介质层和第二栅介质亚层共同起到栅介质的作用。
进一步地，上述第一栅介质亚层和第二栅介质亚层包括氧化铝(Al2O3)、氮化铝(AlN)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、铪氮氧化物(HfOxNy)、镧氮氧化物(LaOxNy)、氧化钇(Y2O3)或氧化镧(La2O3)中至少一种。
在本发明第一方面的实施例中，上述静电掺杂层为金属氧化物或氮化物，优选为氧化铝、氧化铪、氮化铝，并进一步优选为氮化铝。
在本发明第一方面的实施例中，在上述静电掺杂层上具有一保护层。
在本发明第一方面的实施例中，上述静电掺杂层和低维半导体层之间具有一过渡层。
本发明的第一方面的实施例中提供了一种制作上述晶体管的制作方法，具体包括以下步骤：
S1:提供一衬底，在上述衬底上形成一局部底栅；
S2:在上述局部底栅上形成栅介质层；
S3:在上述栅介质层上形成低维半导体层；
S4:在上述低维半导体层相对两侧形成源极和漏极，并暴露出部分上述低维半导体层作为上述晶体管的沟道层；
S5:在上述沟道层上进一步形成过渡层和静电掺杂层，上述静电掺杂层中具有固定电荷。
在本发明第二方面的实施例中，上述衬底选自SiO2/Si衬底，石英衬底，Al2O3衬底、玻璃衬底或聚合物衬底，在形成上述低维材料层之前，进一步包括对上述衬底表面进行预处理的操作，上述预处理包括等离子体处理、退火处理、湿法化学清洗、和表面分子修饰的至少之一。
在本发明第二方面的实施例中，上述低维半导体层包括碳纳米管、硅纳米线以及II-VI族元素纳米线、III-V族元素纳米线或二维层状半导体材料至少一种，上述碳纳米管进一步优选为单壁碳纳米管、多壁碳纳米管，网络状碳纳米管或是碳纳米管阵列，上述二维层状半导体材料进一步优选为黑磷或二硫化钼。
在本发明第二方面的实施例中，上述局部底栅包括氮化钽(TaN)、氮化钛(TiN)、多晶硅、金(Au)、钯(Pd)、铂(Pt)、钛/金叠层(Ti/Au)、钛/钯叠层(Ti/Pd)或钛/铂叠层(Ti/Pt)中至少一种。
在本发明第二方面的实施例中，上述源极和漏极包括铂(Pt)、钛(Ti)或钯(Pd)中至少一种，并优选为钯(Pd)。
在本发明第二方面的实施例中，在形成上述局域底栅后形成第一栅介质亚层，在上述第一栅介质亚层上形成上述栅介质层，并进一步在上述栅介质层上形成第二栅介质亚层，上述第一栅介质亚层和第二栅介质亚层的材质相同或不同。
在本发明第二方面的实施例中，第一栅介质亚层和第二栅介质亚层包括氧化铝(Al2O3)、氮化铝(AlN)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、铪氮氧化物(HfOxNy)、镧氮氧化物(LaOxNy)、氧化钇(Y2O3)或氧化镧(La2O3)中至少一种，并进一步优选为氧化钇。
在本发明第二方面的实施例中，上述静电掺杂层为金属氧化氧化物或氮化物，包括氧化铝、氧化铪或氮化铝中至少一种，并进一步优选为氮化铝。
在本发明第二方面的实施例中，上述静电掺杂层和低维半导体层之间具有一过渡层。
在本发明第二方面的实施例中，在上述静电掺杂层上进一步形成一保护层，上述保护层可选自氧化铝或氮化硅。
在本发明第二方面的实施例中，上述静电掺杂层和低维半导体层之间具有一过渡层，上述过渡层采用非等离子体方式沉积，例如热原子层沉积或物理气相沉积等，所述过渡层包括氧化铝、氧化钇或氧化铪中至少一种，并优选为氧化钇。
本发明第三方面的实施例还提出了一种互补性场效应晶体管的制作方法，具体包括以下步骤：
S1:提供一衬底，在上述衬底上形成第一局部底栅和第二局部底栅，分别作为PMOS和NMOS对应栅极；
S2:在上述上述第一局部底栅和上述第二局部底栅上形成栅介质层；
S3:在上述栅介质层上形成低维半导体层；
S4:分别在上述第一局域底栅和第二局域底栅对应的低维半导体层相对两侧形成源极和漏极，并暴露出部分上述低维半导体层分别作为上述PMOS和上述NMOS的沟道层；
S5:在上述步骤形成的结构上进一步沉积一层过渡层和静电掺杂层，上述静电掺杂层中具有固定电荷；
S6:进一步在上述结构上形成一第一保护层，上述电介质填充上述源极和上述漏极之间的凹槽，并进一步进行平坦化；
S7:在上述平坦化后形成的上述电介质表面定义出上述第一局部底栅所对应的半导体沟道层的窗口图案，并以上述过渡层为蚀刻停止层对第一保护层和静电掺杂层进行干法刻蚀；
S8:进一步在经过上述刻蚀后形成的凹槽中沉积一第二保护层，从而形成与上述第一局部底栅所对应的PMOS以及上述第二局部底栅所对应的NMOS，并通过互连工艺进一步形成上述纳米互补型场效应晶体管。
在本发明第三方面的实施例中，在形成上述第一局域底栅和上述第二局域底栅后形成第一栅介质亚层，在上述第一栅介质亚层上形成上述栅介质层，并进一步在上述栅介质层上形成第二栅介质亚层，上述第一栅介质亚层和第二栅介质亚层的材质相同或不同。
在本发明第三方面的实施例中，第一栅介质亚层和第二栅介质亚层包括氧化铝(Al2O3)、氮化铝(AlN)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、铪氮氧化物(HfOxNy)、镧氮氧化物(LaOxNy)、氧化钇(Y2O3)或氧化镧(La2O3)中至少一种，并进一步优选为氧化钇。
在本发明第三方面的实施例中，上述静电掺杂层为金属氧化物或氮化物，优选为氧化铝、氧化铪或氮化铝至少一种，并进一步优选为氮化铝。
在本发明第三方面的实施例中，所述静电掺杂层为氮化铝时，通过调节氮化铝原子层沉积的工艺温度来调控NMOS阈值电压，所述工艺温度为200-400℃，优选为220-300℃。
在本发明第三方面的实施例中，上述第一保护层优选为氧化铝或氮化硅，上述第二保护层优选为氧化钇。
本发明实施例的有益效果如下：
本发明采用能够直接形成固定电荷的材料作为静电掺杂层，同时采用高k介质层作为静电掺杂层和沟道层之间的过渡层，具有更好地热稳定性，该过渡层(107)与栅介质中的第二栅介质亚层(103”)为同一种材料时，例如氧化钇，器件将具有更好的界面特性，此外该过渡层同时能够对沟道层起到保护作用，还能在后续工艺中作为蚀刻停止层，具有很强的工艺兼容性，能够满足大规模碳基集成电路生产的要求。
附图说明
图1为本发明无栅介质过渡层晶体管的一个实施例示意图；
图2为本发明的具有对称栅介质过渡层晶体管的一个实施例示意图；
图3为本发明的具有凸起局域底栅的晶体管的一个实施例示意图；
图4为本发明的一个实施例中形成嵌入局域底栅示意图；
图5为本发明的一个实施例中形成栅介质层示意图；
图6为本发明的一个实施例中形成低维半导体材料层和源漏极示意图；
图7为本发明的一个实施例中形成介质层的示意图；
图8为本发明的一个实施例中形成静电掺杂层的示意图；
图9为本发明的一个实施例中形成第一保护层的示意图；
图10为本发明的一个实施例中形成掩膜图案示意图；
图11为本发明的一个实施例中刻蚀第一保护层示意图；
图12为本发明的一个实施例中刻蚀静电掺杂层示意图；
图13为本发明的一个实施例中沉积第二保护层示意图；
图14为本发明一个实施例中的晶体管的CV表征；
图15为本发明一个介质层为HfO2的实施例中的晶体管的I-V表征；
图16为本发明一个介质层为Y2O3/HfO2的实施例中的晶体管的I-V表征；
图17为本发明一个介质层为Y2O3/HfO2/Y2O3的实施例中的晶体管的I-V表征；
图18为本发明一个静电掺杂层为Y2O3/AlN叠层的实施例中的晶体管的I-V表征；
图19为在不同AlN的ALD生长温度下形成的晶体管I-V表征。
具体实施方式
下面将参照附图详细说明本发明的实施方式。在各附图中，相同的元件采用相同的附图标记来表示，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
本实施例的具有局域底栅晶体管的结构如图1所示，该晶体管包括一衬底101，其中嵌入形成有一局域底栅102。在本实施例中，上述衬底101为氧化硅衬底，在其他的实施例中，衬底101还可以采用石英、玻璃、氧化铝等硬质绝缘材料或选自PET(聚对苯二甲酸乙二醇酯)，PEN(聚萘二甲酸乙二醇酯)，聚酰亚胺等耐高温柔性绝缘材料。在本实施例中，局域底栅采用钛/金(Ti/Au)叠层材料，在其他实施例中，还可从氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、铝(A l)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、铂(Pt)、钪(Sc)、钇(Y)或铒(Er)等其中一种或多种合金进行选择。
在上述具有局域底栅102的衬底上具有栅介质层103，在本实施例中，栅介质层103为氧化铪(HfO2)，在其他的实施例中，栅介质层103可以采用氧化铝(Al2O3)、氮化铝(Al N)、氧化锆(ZrO2)、氧化钛(TiO2)、铪氮氧化物(HfOxNy)、镧氮氧化物(LaOxNy)、氧化钇(Y2O3)或氧化镧(La2O3)等高k电介质。
进一步地，在上述栅介质层103上具有一低维半导体材料层104，在本实施例中，上述低维半导体材料为单壁碳纳米管材料，在其他的实施例中，低维半导体材料可以多壁碳纳米管，网络状碳纳米管或是碳纳米管阵列。此外，也可以采用硅纳米线以及II-VI族元素纳米线、III-V族元素纳米线以及二维层状半导体材料等其他低维半导体材料，其中二维层状半导体材料可以为二硫化钼、二硫化钨或黑磷。
在其他的实施例中，如图2所示，在栅介质103与局域底栅102之间可以具有第一栅介质亚层103’，在栅介质103与低维半导体材料层104之间可以具有第二栅介质亚层103”，第一栅介质亚层103’或第二栅介质亚层103”的设置能够提高局域底栅极102与栅介质103之间以及栅介质103与低维半导体材料层104之间的界面质量。采用第一栅介质亚层103’/栅介质103/第二栅介质亚层103”叠层作为栅介质，相较于单独采用栅介质103作为栅介质，采用上述叠层栅介质层的质量更高，具有更小的回滞，也有利于提高工作条件下器件的开关比。第一栅介质亚层103’和第二栅介质亚层103”的材质可以相同或不同，可以包括氧化铝(Al2O3)、氮化铝(AlN)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、铪氮氧化物(HfOxNy)、镧氮氧化物(LaOxNy)、氧化钇(Y2O3)或氧化镧(La2O3)中至少一种，在图2所示实施例中，两者均为氧化钇(Y2O3)介质层，这样通过在栅介质103两侧对称地设置两个氧化钇(Y2O3)介质层能够降低静电掺杂对栅介质界面的影响，同时能够实现对阈值电压更精确的控制。
进一步地，在低维半导体材料层104相对两侧具有源极105和漏极106，上述源极105和漏极106之间定义出晶体管的沟道区，在沟道区上具有一过渡层107和静电掺杂层108，在本实施例中选用氧化钇(Y2O3)作为过渡层，一方面该过渡层107与低维半导体层104之间具有更好的界面质量，有利于提高器件性能和可靠性，此外还能够防止在沉积静电掺杂层108时，例如采用等离子体工艺沉积静电掺杂层，对低维半导体沟道层形成损伤，另一方面，在后续工艺去除氧化钇(Y2O3)上方其他介质层时，该层还能作为蚀刻工艺中的蚀刻阻挡层。其中上述静电掺杂层108中具有固定电荷，从而对低维半导体沟道层进行掺杂，从而实现对阈值电压和开关态的调控。在本实施例中，静电掺杂层108为氮化铝(AlN)材料。在其他的实施例中，静电掺杂层108还可以为氧化铝、有机分子或氮化硅。通过采用静电掺杂层与同时具有保护作用的过渡层双层结构，能够同时实现更稳定的静电掺杂效果并且带来制备工艺中的优势。
在另一个实施例中，如图3所示，通过光刻工艺在衬底201上定义出一局域底栅图案，与前述实施例中将局域底栅嵌入到衬底中不同，而是局域底栅202直接形成在衬底201的局域底栅图案上，然后在局域底栅202上形成一过渡层203以及栅介质层204，随后在栅介质层204上形成低维半导体材料层205，并在其相对两侧分别形成源极206和漏极207。并进一步在低维半导体材料层205上形成过渡层208和静电掺杂层209。
图14-图18是本发明实施例的对比实验结果。其中图14为本发明不同栅介质的CV表征，可见采用氧化钇/氧化铪/氧化钇作为栅介质，栅介质质量更高，具有更小的回滞，器件的均一性更好。图15-图17分别是本发明采用不同栅介质的实施例I-V表征，通过上述对比可见，采用Y2O3/HfO2/Y2O3的介质组合，器件具有更高的开关比，更好的一致性。图18是本发明实施例采用不同静电掺杂层的实施例的I-V表征。可见，采用氧化钇和氮化铝叠层作为静电掺杂层，具有更有效的静电掺杂，与沟道层和栅介质层具有更好的界面特性，器件具有更高的开关比，更大的开态电流，更好的一致性。当氮化铝采用等离子体沉积工艺生长时，例如等离子体增强原子层沉积工艺(PEALD)或射频溅射(RF-Sputter)工艺，过渡层氧化钇还起到保护层的效果，避免碳纳米管被等离子体过程损伤。图19为在不同温度下进行ALD沉积AlN形成的晶体管I-V表征，可实现通过调整AlN的生长温度实现阈值电压的调控。
在本发明的另一实施例，提供了具有局域底栅的晶体管的制作方法，下面结合附图对制作方法进行详细阐述。
步骤S1:如图4所示，提供一氧化硅衬底101，通过光刻工艺在衬底101上定义出局域底栅102图案，然后以该局域底栅图案对氧化硅衬底进行刻蚀形成一凹槽，在凹槽中沉积钛/金(Ti/Au)金属叠层形成局域底栅102，并使得局域底栅102表面与衬底101处于同一平面。在其他的实施例中，衬底还可以采用石英、玻璃、氧化铝等硬质绝缘材料，或选自PET(聚对苯二甲酸乙二醇酯)、PEN(聚萘二甲酸乙二醇酯)、聚酰亚胺等耐高温柔性绝缘材料。
在另一实施例中，在氧化硅衬底上定义出局域底栅图案后，也可直接通过原子层沉积(ALD)或物理气相沉积(PVD)形成局域底栅102，此时局域底栅与衬底之间具有一阶梯，在后续生长栅介质层时，则优选采用原子层沉积(ALD)的方式进行沉积，从而增强对台阶的包覆。
步骤S2:如图5所示，在上述局部底栅102上沉积一层介质作为栅介质层103，可以采用原子层沉积(ALD)、物理气相沉积(PVD)或等离子体增强化学气相沉积(PECVD)方法获得，栅介质层103的厚度可控制在1-50nm，在本实施例中其厚度为8nm。栅介质层的材料可以从通常的高k电介质材料中进行选择，诸如可以选自氧化铝(Al2O3)、氮化铝(AlN)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化铪(HfO2)、铪氮氧化物(HfOxNy)、镧氮氧化物(LaOxNy)、氧化钇(Y2O3)或氧化镧(La2O3)等。
在另一个实施例中，在形成栅介质层之前首先形成一第一栅介质亚层，然后在栅介质层形成之后再形成第二栅介质亚层，其中第一栅介质亚层材料与第二栅介质亚层材料可以相同或不同，第一栅介质亚层可以作为沉积栅介质层的过渡层，提高栅介质层的生长质量；第二栅介质亚层作为栅介质层和低维半导体层的过渡，有利于低维半导体层的沉积，同时与低维半导体层上方的过渡层形成更好的界面。作为优选，可以使得第一栅介质亚层材料与第二栅介质亚层材料相同，从而在栅介质层两侧具有对称性，有助于减少器件的回滞。通过第一栅介质亚层/栅介质层/第二栅介质亚层的叠层组合作为器件的栅介质，能够实现对阈值电压更精确的控制和更高的开关比。具体的，第一栅介质亚层可以为氧化钇(Y2O3)，通过电子束蒸发在上述局域底栅上形成一层金属钇薄膜，然后对其进行热氧化形成氧化钇过渡层，接着在其上通过原子层沉积(ALD)进一步沉积氧化铪(HfO2)栅介质层，然后再按照上述热氧化工艺形成第二氧化钇(Y2O3)过渡层。
S3:在上述栅介质上形成一低维半导体层104，本实施例中采用低维半导体层为单壁碳纳米管薄膜，可以是通过将衬底插入碳纳米管溶液中进行提拉获得，其中碳纳米管溶液通过将碳纳米管溶解在一种或多种卤代烃中形成，卤代烃可以选自氯仿、二氯乙烷、三氯乙烷、氯苯、二氯苯、溴苯等有机溶剂。在其他的实施例中，低维半导体材料可以多壁碳纳米管，网络状碳纳米管或是碳纳米管阵列。此外，也可以采用硅纳米线以及II-VI族元素纳米线、III-V族元素纳米线以及二维层状半导体材料等其他低维半导体材料，其中二维层状半导体材料可以为二硫化钼、二硫化钨或黑磷。
S4:随后在低维半导体层104的相对两侧形成源极和漏极106，如图6所示。接着，通过电子束蒸发在低维半导体层104以及源漏极上形成一层金属钇薄膜107，然后对其进行热氧化形成氧化钇过渡层，如图6和图7所示。在其他的一些实施例中，上述过渡层可采用非等离子体方式沉积，例如热原子层沉积或物理气相沉积等，过渡层包括氧化铝、氧化钇或氧化铪中至少一种，并优选为氧化钇。接着以该层作为过渡层形成静电掺杂层108，在本实施例中静电掺杂层108选择氮化铝层(AlN)，直接通过等离子体增强原子能沉积(PEALD)形成，在其中形成有固定电荷。
静电掺杂层108为氮化铝时，可通过调节氮化铝原子层沉积的工艺温度来调控NMOS阈值电压，上述工艺温度200-400℃，在另一个实施例中，上述工艺温度为220-300℃。然后在静电掺杂层108上沉积一层氧化铝层109，通过光刻工艺在p型沟道区的上方形成一开口图案，根据该图案对氧化铝层109以及氮化铝静电掺杂层108进行干法刻蚀，并停止在氧化钇层上，如图9-12所示。随后可以在凹槽中进一步沉积填充氧化钇(Y2O3)层110，如图13所示。在另一实施例中，可以先对氧化铝层109进行干法刻蚀，然后对氮化铝层110进行湿法蚀刻，以降低干法刻蚀过程带来的电荷掺杂等刻蚀损伤。然后对上述形成的结构表面进行平坦化，形成在p型沟道区上方具有氧化钇介质层的PMOS，而在n型沟道区具有氮化硅静电掺杂层和氧化铝保护层的NMOS，从而形成CMOS器件。
应该指出，上述详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语均具有与本申请所属技术领域的普通技术人员的通常理解所相同的含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请上述的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本申请的实施方式能够以除了在这里图示或描述的那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位，如旋转90度或处于其他方位，并且对这里所使用的空间相对描述作出相应解释。
在上面详细的说明中，参考了附图，附图形成本文的一部分。在附图中，类似的符号典型地确定类似的部件，除非上下文以其他方式指明。在详细的说明书、附图及权利要求书中所描述的图示说明的实施方案不意味是限制性的。在不脱离本文所呈现的主题的精神或范围下，其他实施方案可以被使用，并且可以作其他改变。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
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