具体实施方式

下文将参照附图描述各实施方式。出于说明性目的提供了实施方式，但是未明确示出或描述的其他实施方式也是可行的。此外，可以对下文将详细描述的本公开的实施方式进行修改。

图3是根据本公开的实施方式的传送器的框图。

根据本公开的实施方式的传送器包括数据转换电路10、串行化电路系统250、驱动电路100、驱动控制电路300和查询表400。串行化电路系统250包括第一串行化电路210和第二串行化电路220。

数据转换电路10将输入数据DATA转换为具有预定形式的数据。

在图3的该实施方式中，数据转换电路10接收8比特位并行数据DATA并将其转换为4比特位高并行数据MSB<3:0>和4比特位低并行数据LSB<3:0>。

图4A和图4B均示出了根据本公开的实施方式的数据转换电路(例如，图3的数据转换电路10)的操作。

图4A示出了高并行数据的结构，并且图4B示出了低并行数据的结构。

图4A中的虚线框表示使用8比特位并行数据D0至D7生成的4比特位高并行数据MSB<3:0>，并且图4B中的虚线框表示使用8比特位并行数据D0至D7生成的4比特位低并行数据LSB<3:0>。

低并行数据LSB<3:0>的比特位0至比特位3对应于四个数据D0、D2、D4和D6。

高并行数据MSB<3:0>的比特位0至比特位3对应于四个数据D1、D3、D5和D7。

使用从D8到D15的8个并行数据、从D16到D23的8个并行数据以及从D24到D31的8个并行数据，可以以相同方式生成相应的高并行数据和低并行数据。

回到图3，第一串行化电路210对高并行数据MSB<3:0>和低并行数据LSB<3:0>串行化以生成高比特位信号MSB和低比特位信号LSB，并且第二串行化电路220对高并行数据MSB<3:0>和低并行数据LSB<3:0>串行化以生成复本高比特位信号RMSB和复本低比特位信号RLSB。

图5是根据本公开的实施方式的适于用作图3中的第一串行化电路210的第一串行化电路210的框图。

图5中的第一串行化电路210包括第一串行器211和第二串行器212。

第一串行器211对高并行数据MSB<3:0>串行化以输出高比特位信号MSB，并且第二串行器212对低并行数据LSB<3:0>串行化以输出低比特位信号LSB。

参照图4A和图4B，例如，从第一串行化电路210输出的成对的高比特位信号MSB和低比特位信号LSB为(D1,D0)、(D3,D2)、(D5,D4)和(D7,D6)。具体地，第一对高比特位信号MSB和低比特位信号LSB可以分别指示第一对数据D1和D0，以及第二对高比特位信号MSB和低比特位信号LSB可以分别指示第二对数据D3和D2，等等。

图6是根据本公开的实施方式的适于用作图3中的第二串行化电路220的第二串行化电路220的框图。

图6中的第二串行化电路220包括第三串行器221和第四串行器222。

第三串行器221对高并行数据MSB<3:0>串行化以输出复本高比特位信号RMSB，并且第四串行器222对低并行数据LSB<3:0>串行化以输出复本低比特位信号RLSB。

参照图4A和图4B，例如，从第二串行化电路220输出的成对的复本高比特位信号RMSB和复本低比特位信号RLSB为(D1,D0)、(D3,D2)、(D5,D4)和(D7,D6)。具体地，第一对复本高比特位信号RMSB和复本低比特位信号RLSB可以分别指示第一对数据D1和D0，以及第二对复本高比特位信号RMSB和低比特位信号RLSB可以分别指示第二对数据D3和D2，等等。

复本高比特位信号RMSB是复制高比特位信号MSB的信号，并且复本低比特位信号RLSB是复制低比特位信号LSB的信号。

图7是根据本公开的实施方式的适于用作图3中的驱动电路100的驱动电路(或驱动电路系统)的框图。

图7中的驱动电路100驱动耦接到输出节点NO的通道。

根据本公开的实施方式的驱动电路100包括第一驱动电路110和第二驱动电路120。在实施方式中，驱动电路100可以根据一个或更多个多比特位数据信号(例如，图3中的高比特位信号MSB和低比特位信号LSB)、上拉控制信号(例如，图3中的上拉控制信号PU<4:0>)和下拉控制信号(例如，图3中的下拉控制信号PD<4:0>)，控制上拉路径的第一输出阻抗或下拉路径的第二输出阻抗、或者此二者。例如，上拉路径可以包括第一驱动电路110和第二驱动电路120的等效电阻器(例如，图12至图15中的等效电阻器R11和R21)，并且下拉路径可包括第一驱动电路110和第二驱动电路120的等效电阻器(例如，图12至图15中的等效电阻器R12和R22)。

第一驱动电路110根据高比特位信号MSB驱动通道以提供输出信号OUT，并且第二驱动电路120根据低比特位信号LSB驱动通道以提供输出信号OUT。

第一驱动电路110和第二驱动电路120的输出共同耦接在输出节点NO处。

第一驱动电路110和第二驱动电路120的输出阻抗根据上拉控制信号PU和下拉控制信号PD进行控制。例如，第一驱动电路110的输出阻抗可根据上拉控制信号PU和下拉控制信号PD进行控制，并且第二驱动电路120的输出阻抗可根据上拉控制信号PU和下拉控制信号PD进行控制。

第一驱动电路110具有相同的结构并且包括彼此并联耦接的多个第一驱动电路片(driving circuit slice)110-1至110-20，以及第二驱动电路120具有相同的结构并彼此并联并且包括彼此并联耦接的多个第二驱动电路片120-1至120-10。例如，第一驱动电路110可包括彼此并联耦接的多个第一驱动电路片110-1至110-20，多个第一驱动电路片110-1至110-20均具有基本上相同的结构，并且第二驱动电路120可包括彼此并联耦接的多个第二驱动电路片120-1至120-10，多个第二驱动电路片120-1至120-10均具有基本上相同的结构。

在图7的该实施方式中，第一驱动电路片110-1至110-20的数量为20并且第二驱动电路片120-1至120-10的数量为10，但是每者的数量可以根据实施方式而不同。

图8是根据本公开的实施方式的适于用作图7中的驱动电路片110-1的第一驱动电路片110-1的电路图。

图8中的第一驱动电路片110-1包括第一PMOS晶体管MP和第一NMOS晶体管MN，高比特位信号MSB被施加到它们的栅极。

第一PMOS晶体管MP的源极耦接到第一电源VDDQ，并且漏极耦接到第一节点N1。

第一NMOS晶体管MN的源极耦接到第二电源VSSQ，并且漏极耦接到第二节点N2。

第一驱动电路片110-1还包括第一调整电路111和第二调整电路112。

第一调整电路111耦接在第一节点N1和第三节点N3之间，并且第二调整电路112耦接在第二节点N2和第三节点N3之间。

第一调整电路111包括并联耦接在第一节点N1和第三节点N3之间的多个PMOS晶体管MCP0至MCP4，并且指示上拉控制信号PU<4:0>的比特位的多个上拉控制比特位信号PU<0>至PU<4>被分别施加到多个PMOS晶体管MCP0至MCP4的栅极。

第二调整电路112包括并联耦接在第二节点N2和第三节点N3之间的多个NMOS晶体管MCN0至MCN4，并且指示下拉控制信号PD<4:0>的比特位的多个下拉控制比特位信号PD<0>至PD<4>被分别施加到多个NMOS晶体管MCN0至MCN4的栅极。

上拉控制信号PU<4:0>调整第一节点N1和第二节点N3之间的阻抗，并且下拉控制信号PD<4:0>调整第二节点N2和第三节点N3之间的阻抗。

也就是说，第一驱动电路片110-1根据高比特位信号MSB驱动耦接到输出节点NO的通道，但是输出节点NO处的输出阻抗可根据上拉控制信号PU<4:0>和下拉控制信号PD<4:0>进行控制。

第一驱动电路片110-1还可以包括耦接在第三节点N3和输出节点NO之间的第一电阻器R1。

如果进一步包括第一电阻器R1，则可以根据上拉控制信号PU<4:0>和下拉控制信号PD<4:0>的变化实质上防止第一驱动电路片110-1的输出阻抗的线性度的劣化。

图9是根据本公开的实施方式的适于用作图7中的驱动电路片120-1的第二驱动电路片120-1的电路图。

图9中的第二驱动电路片120-1包括第二PMOS晶体管LP和第二NMOS晶体管LN，低比特位信号LSB被施加到它们的栅极。

第二PMOS晶体管LP的源极耦接到第一电源VDDQ，并且漏极耦接到第四节点N4。

第二NMOS晶体管LN的源极耦接到第二电源VSSQ，并且漏极耦接到第五节点N5。

第二驱动电路片120-1还包括第三调整电路121和第四调整电路122。

第三调整电路121耦接在第四节点N4和第六节点N6之间，并且第四调整电路122耦接在第五节点N5和第六节点N6之间。

第三调整电路121包括并联耦接在第四节点N4和第六节点N6之间的多个PMOS晶体管LCP0至LCP4，并且指示上拉控制信号PU<4:0>的比特位的多个上拉控制比特位信号PU<0>至PU<4>被分别施加到多个PMOS晶体管LCP0至LCP4的栅极。

第四调整电路122包括并联耦接在第五节点N5和第六节点N6之间的多个NMOS晶体管LCN0至LCN4，并且指示下拉控制信号PD<4:0>的比特位的多个下拉控制比特位信号PD<0>至PD<4>被分别施加到多个NMOS晶体管LCN0至LCN4的栅极。

上拉控制信号PU<4:0>调整第四节点N4和第六节点N6之间的电阻，并且下拉控制信号PD<4:0>调整第五节点N5和第六节点N6之间的阻抗。

也就是说，第二驱动电路片120-1根据低比特位信号LSB驱动耦接到输出节点NO的通道，但是输出节点NO处的输出阻抗可根据上拉控制信号PU<4:0>和下拉控制信号PD<4:0>进行控制。

第二驱动电路片120-1还可以包括第六节点N6和输出节点NO之间的第二电阻器R2。

当进一步包括第二电阻器R2时，可以根据上拉控制信号PU<4:0>和下拉控制信号PD<4:0>的变化实质上抑制第二驱动电路120的输出阻抗的线性度的劣化。

回来参照图7，第一驱动电路片110-1至110-20和第二驱动电路片120-1至120-10的输出共同耦接到输出节点NO。

从驱动电路100提供的输出信号OUT的电平根据高比特位信号MSB和低比特位信号LSB来确定。

此时，根据上拉控制信号PU<4:0>和下拉控制信号PD<4:0>调整输出信号OUT的电平，使得输出信号OUT的相邻电平之间的间隔可被设定为基本上恒定。更具体地，当输出信号OUT以升序具有第一、第二、第三和第四电平时，第一电平和第二电平之间的第一间隔可以基本上等于第二电平和第三电平之间的第二间隔以及第三电平和第四电平之间的第三间隔。例如，输出信号OUT的电平分离失配比率(RLM)可以等于或大于0.95、0.97或0.99。

返回图3，驱动控制电路300可以根据一个或更多个复本多比特位数据信号RMSB和RLSB和来自查询表400的一个或更多个校准信号来生成上拉控制信号PU<4:0>和下拉控制信号PD<4:0>。例如，驱动控制电路300根据复本高比特位信号RMSB和复本低比特位信号RLSB查阅查询表400，并提供上拉控制信号PU<4:0>和下拉控制信号PD<4:0>。

复本高比特位信号RMSB和复本低比特位信号RLSB是与高比特位信号MSB和低比特位信号LSB实质上相同的信号。

因此，驱动控制电路300可以接收高比特位信号MSB和低比特位信号LSB，而非复本高比特位信号RMSB和复本低比特位信号RLSB。因此，在实施方式中，可以省略生成复本高比特位信号RMSB和复本低比特位信号RLSB的第二串行化电路220，从而减少驱动控制电路300的电路面积和功耗。

然而，在这种情况下，由于负载效应，在提供给驱动电路100的高比特位信号MSB和低比特位信号LSB中可能出现劣化。

当信号中出现劣化时，在驱动控制电路300中使用分别复制高比特位信号MSB和低比特位信号LSB的复本高比特位信号RMSB和复本低比特位信号RLSB可以是有益的。

图10是根据本公开的实施方式的适于用作图3中的驱动控制电路300的驱动控制电路300的电路图。

图10中的驱动控制电路300包括输出上拉控制信号PU<4:0>和下拉控制信号PD<4:0>的多个第一选择电路310至314和多个第二选择电路320至324。例如，多个第一选择电路310至314可以分别输出多个上拉控制比特位信号PU<0>至PU<4>，并且多个第二选择电路320到324可以分别输出多个下拉控制比特位信号PD<0>至PD<4>。

多个第一选择电路310至314和多个二选择电路320至324中的每个根据复本高比特位信号RMSB和复本低比特位信号RLSB而选择并输出从查询表提供的多个信号之一(例如，图3中的查询表400)。

例如，第一选择电路310接收从查询表400提供的四个信号PU0<0>、PU1<0>、PU2<0>和PU3<0>并且根据复本高比特位信号RMSB和复本低比特位信号RLSB输出上拉控制信号PU<4:0>的比特位0信号(或第一上拉控制比特位信号)PU<0>。

其余的第一选择电路311至314和第二选择电路320至324以相似的方式操作以生成上拉控制信号PU<4:0>和下拉控制信号PD<4:0>的相应的比特位的信号。

图11是根据本公开的实施方式的适合用作图3中的查询表400的查询表400。

图11中的查询表400存储作为如图10中所示的驱动控制电路300的多个第一选择电路310至314和多个第二选择电路320至324的输入而提供的信号PU0<0>至PD3<4>的值。

具有被存储在查询表400中的值并且作为多个第一选择电路310至314和多个第二选择电路320至324的输入而提供的信号PU0<0>至PD3<4>可被称为校准信号。

存储在查询表400中的校准信号PU0<0>至PD3<4>的值可以通过校准操作确定。

图12、图13、图14和图15示出了根据本公开的实施方式的校准操作。

在图12至图15中的每个中，左侧的框对应于第一驱动电路110，并且右侧的框对应于第二驱动电路120。

如上所述，第一驱动电路110和第二驱动电路120共同耦接到输出节点NO。

在左侧框中的电阻器中，耦接到第一电源VDDQ的电阻对应于当图8的第一PMOS晶体管MP在第一驱动器片110-1中导通时(即当高比特位信号MSB处于对应于逻辑0的低电平时)的输出阻抗。这由第11等效电阻器R11表示。

在左侧框中的电阻器中，耦接到第二电源VSSQ的电阻对应于当图8的第一NMOS晶体管MN在第一驱动器片110-1中导通时(即当高比特位信号MSB处于对应于逻辑1的高电平时)的输出阻抗。这由第12等效电阻器R12表示。

在该实施方式中，考虑图8的第一电阻器R1来确定输出阻抗。

在右侧框中的电阻器中，耦接到第一电源VDDQ的电阻对应于当图9的第二PMOS晶体管LP在第二驱动器片120-1中导通时(即当低比特位信号LSB处于低电平时)的输出阻抗。这由第21等效电阻器R21表示。

在右侧框中的电阻器中，耦接到第二电源VSSQ的电阻对应于当图9的第二NMOS晶体管LN在第二驱动器片120-1中导通时(即当低比特位信号LSB处于高电平时)的输出阻抗。这由第22等效电阻器R22表示。

在该实施方式中，考虑图9的第二电阻器R2来确定输出阻抗。

此外，紧接电阻器示出的数字指示并联耦接在第一电源VDDQ或第二电源VSSQ与输出节点NO之间的等效电阻器的数量。例如，图12中所示的“R12×20”可以指示分别包括在第一驱动电路110的多个第一驱动电路片110-1至110-20中的20个等效电阻器R12彼此并联地耦接在第二电源VSSQ和输出节点NO之间。

在图12至图15中，与输出节点NO耦接的端接电阻器RT被一起示出。

图12对应于高比特位信号MSB具有第一值(例如，逻辑高值1)并且低比特位信号LSB具有第一值(例如1)的情况。

此时，第一PMOS晶体管MP和第二PMOS晶体管LP关断，并且第一NMOS晶体管MN和第二NMOS晶体管LN导通。

因此，第11等效电阻器R11和第21等效电阻器R21不耦接到输出节点NO，而20个等效电阻器R12和10个等效电阻器R22耦接到输出节点NO。

在这种情况下，输出信号OUT的电压等于第二电源VSSQ的电压，而与第12等效电阻器R12和第22等效电阻器R22的电阻值无关。

图13对应于MSB＝0并且LSB＝0的情况。例如，高比特位信号MSB具有第二值(例如，逻辑低值0)并且低比特位信号LSB具有第二值。

此时，第一PMOS晶体管MP和第二PMOS晶体管LP导通，并且第一NMOS晶体管MN和第二NMOS晶体管LN关断。

因此，第12等效电阻器R12和第22等效电阻器R22不耦接到输出节点NO，而20个等效电阻器R11和10个等效电阻器R21耦接到输出节点NO。

在图13的实施方式中，相应的输出信号OUT的电压被设定为第一电源VDDQ的约0.5倍。

图14对应于MSB＝1并且LSB＝0的情况。例如，高比特位信号MSB具有第一值(例如，逻辑高值1)，并且低比特位信号LSB具有第二值(例如，逻辑低值0)。

此时，第一NMOS晶体管MN和第二PMOS晶体管LP导通，并且第一PMOS晶体管MP和第二NMOS晶体管LN关断。

因此，第11等效电阻器R11和第22等效电阻器R22不耦接到输出节点NO，而20个等效电阻器R12和10个等效电阻器R21耦接到输出节点NO。

在图14的实施方式中，相应的输出信号OUT的电压被设定为第一电源VDDQ的约0.167倍。

图15对应于MSB＝0并且LSB＝1的情况。例如，高比特位信号MSB具有第二值(例如，逻辑低值0)，低比特位信号LSB具有第一值(例如，逻辑高值1)。

此时，第一PMOS晶体管MP和第二NMOS晶体管LN导通，并且第一NMOS晶体管MN和第二PMOS晶体管LP关断。

因此，第12等效电阻器R12和第21等效电阻器R21不耦接到输出节点NO，而20个等效电阻器R11和10个等效电阻器R22耦接到输出节点NO。

在图15的实施方式中，与其对应的输出信号OUT的电压被设定为具有第一电源VDDQ的约0.333倍的电压。因此，输出信号OUT的第一电平(例如，VSSQ)和第二电平(例如，0.167*VDDQ)之间的第一间隔可以基本上等于输出信号OUT的第二电平和第三电平(例如，0.333*VDDQ)之间的第二间隔以及输出信号OUT的第三电平和第四电平(例如，0.5*VDDQ)之间的第三间隔，从而解决传送多电平信号(例如，PAM-4信号)的非线性问题。换句话说，根据实施方式的传送器可以基于接收到的数据实时地执行输出阻抗匹配，从而确保传送器的输出信号的信号完整性。

如果给定用于确定如图12至图15中所示的一个或更多个校准信号的条件，则本领域技术人员可以通过实验和计算得出这些校准信号，并因此将省略其详细描述。

所确定的校准信号可以存储在如图12中所示的查询表400中。

尽管出于说明性目的描述了各实施方式，但是各种改变和修改也是可行的。