具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

实施例一：

本发明提供一种掩膜版200，用于制作阵列基板。

请结合参照图1至图4，可知的，阵列基板包括薄膜晶体管，薄膜晶体管包括间隔设置的栅极、源极51及漏极53，所述源极51与漏极53之间形成有沟道区域41。所述掩膜版200包括：与所述沟道区域41对应的第一曝光区201、位于所述第一曝光区201一侧的待形成源极51的第二曝光区203、位于所述第一曝光区201相对的另一侧的待形成漏极53的第三曝光区205，以及位于所述第二曝光区203部分边缘的与所述第一曝光区201不重叠的第四曝光区207，所述第一曝光区201与所述第四曝光区207均为半透光区域。

此处，为了形成所需要形状的薄膜晶体管，也就是位于栅极上方的源极51和漏极53以及两者之间的沟道区域，掩膜版200的部分区域需要透光、部分区域需要不透光或半透光。为了增大阵列基板100的充电率和显示效果，沟道区域41的宽长比一般会尽可能设计大些，此处设置沟道区域41的开口大致呈U型设置，故第一曝光区201呈U型设置。第二曝光区203对应源极51的位置，故而第二曝光区203大致呈矩形，位于沟道区域41围合形成的空间内，并朝沟道区域41的开口一侧延伸，形成的源极51方便与数据线80连接。第三曝光区205对应漏极53的位置，故漏极53也呈U型形状，从而围合呈U型的沟道。当然，于其他实施例中，该沟道区域41的开口还可以呈半圆形、矩形或其他形状等，此时，漏极53可以呈矩形、方向或半圆形等。结合图1和图2，第四曝光区207是在第二曝光区203的部分边缘，且与第一曝光区201不重叠的，例如，在源极51一侧或两侧的边缘位置。

源极51和位于正下方且间隔设置的栅极之间会形成寄生电容，也即寄生电容是在源极51于栅极上的投影范围内形成的，因此，源极51的尺寸影响着寄生电容的大小。将掩膜版200设置第一曝光区201和第四曝光区207均为半透光区域，无论使用的光阻为正性光阻还是负性光阻，进行曝光并显影后，该第一曝光区201和第四曝光区207对应的光阻可以部分被洗去部分留下来，从而在后续的蚀刻过程中能够减少沟道区域41和源极51外周缘的尺寸损失。

本发明技术方案中，该掩膜版200对应漏极53与源极51之间的沟道区域41的第一曝光区201为半透光区域，且对应待形成源极51的周缘，也即第四曝光区207也设置为半透光区域。如此，使用该掩膜版200制作阵列基板时，在进行曝光并显影的过程中，会有部分光阻遗留在第一曝光区201和第四曝光区207对应的区域内，也就是对待形成沟道区域41和待形成源极51边缘的区域进行保护，减少被蚀刻的几率，有效减少沟道区域41和源极51边缘的尺寸损失，从而保证了源极51的加工尺寸，如此，则使得源极51与栅极之间形成的寄生电容较为稳定，不同位置的寄生电容相差不大，从而解决画面的亮暗线、显示不均以及残影等问题，提高画面质量。

此外，为了能够保证漏极53各个位置的尺寸，也可以将第三曝光区205的外周缘的区域设置为半透光区域，从而保证漏极53的加工尺寸，不占用显示区域的面积，从而提高阵列基板的开口率。

请继续参照图1，实施例一的基础上，在本申请可选的实施例中，所述第二曝光区203呈长条状，所述第二曝光区203的长边边缘对应所述源极51与栅极相重叠的位置处设置有所述第四曝光区207。

本实施例中，第二曝光区203呈长条状，故而与之对应的阵列基板形成的源极51也呈长条状，由沟道区域41内向外延伸。在其长度方向上，源极51远离沟道区域41的一端在栅极的投影位于栅极外，如此，仅需要保证源极51的宽度即可保证源极51与栅极形成的寄生电容的大小。故，将第二曝光区203的两长边边缘设置第四曝光区207，且设置第四曝光区207与源极51和栅极相重叠的位置相对应，此处，设置源极与栅极相重叠的位置为A所在的区域，也即第四曝光区207位于A区域的两侧位置，从而能够更加精确对源极51形成寄生电容的边缘进行保护，减少对源极51边缘位置的尺寸损耗，提升源极51的关键尺寸的准确度，有效减少多个显示区域之间的寄生电容的差异性。

请结合图4，在实施例一的基础上，本申请可选的实施例中，所述第四曝光区207未与所述栅极对应的部分的长度为L，其中，L大于等于1.5μm。

本实施例中，为了进一步保证源极50与栅极之间的寄生电容的稳定性，将第四曝光区207沿着源极51的长度方向继续朝背离沟道区域41的一端延伸，也即，第四曝光区207延伸出部分段未与栅极对应，此处设置源极51与栅极未对应的部分为B区域，也就是说，第四曝光区207远离沟道区域41的端部在栅极的投影位于栅极外，即位于B区域的两侧位置，进而延长可以保证源极51宽度尺寸折损量少的光阻的长度，从而可以防止源极51在加工过程中在其延伸方向上向沟道区域41移动时出现的与栅极重叠面积不稳定的情况，进一步提高源极51与栅极的寄生电容的尺寸稳定性。

此处，设置第四曝光区207未与栅极对应的部分的长度为L，为了减少掩膜版200的制作成本，该L的数值不宜过大，当然，为了保证寄生电容的稳定性，该L的值不宜过小，因此设置L的长度范围为大于等于1.5μm，例如，1.5μm、2μm、3μm等，从而保证较好的寄生电容的稳定性，并能够节约成本。

在本申请的一实施例中，在垂直于所述源极51长度方向的方向上，所述第四曝光区207的宽度范围为0.5μm～2μm；

且/或，所述第四曝光区207与所述第二曝光区203无间隙设置。

本实施例中，为了尽可能的保证源极51边缘的尺寸，使第四曝光区207与第二曝光区203无间隙设置，可以避免蚀刻时蚀刻液进入两者间隙造成对源极51边缘的过度蚀刻和尺寸损失，有效提高源极51尺寸的稳定性。

此处，在垂直于源极51的长度方向上，第四曝光区207的宽度范围不宜过大，否则增加制作掩膜版200的加工成本，当然，第四曝光区207的宽度范围也不宜过小，否则，并不能保证降低源极51的关键尺寸的损失率。因此，将第四曝光区207的宽度范围设置为0.5μm～2μm，例如，0.5μm、1μm、1.5μm、2μm等，从而既能够很好地对源极51边缘位置进行保护，减少其关键尺寸的损耗，也可以有效节约成本，还可避免蚀刻的尺寸小而导致源极51的尺寸不准确，从而有效保证源极51的设计尺寸。

此外，可以理解的，沟道区域41的宽度一般设定为3～5μm，为了保证沟道区域41的宽度，第一曝光区为半透光区域，通过未全蚀刻的光阻提供保护，且此处，设定第一曝光区201的宽度范围为3-5μm，例如，3μm、4μm或5μm，与沟道区域41的宽度相匹配，且第二曝光区203与第一曝光区201无间隙设置，第三曝光区205与第一曝光区201无间隙设置，进而保证了沟道区域41的宽度值，保证了阵列基板100的充电率。

请再次参照图1，在本申请的一实施例中，所述掩膜版200为半色调掩膜版，所述第一曝光区201的各个位置的透光率均相同，所述第四曝光区207各个位置的透光率均相同，且所述第一曝光区201的透光率与所述第四曝光区207的透光率相同。

本实施例中，掩膜版200为半色调掩膜版(HTM，Half Tone Mask)，该半色调掩膜版把两道曝光工艺完成的工序合并为一个，节省一道曝光工序，从而缩短了生产周期，提高了生产效率，降低了生产成本。此处，掩膜版200的第一曝光区201的各个位置的透光率相同，第四曝光区207的各个位置的透光率相同。同时，为了保证蚀刻的一致性，将第一曝光区201的透光率与第四曝光区207的透光率设置为相同，从而在曝光显影后的光阻保留的部分厚度大致相同，继而在后续的图案化过程中，能够在相同时间能得到较为一致的蚀刻速率，从而在获得较为准确的沟道尺寸的同时，也能保证源极51的外围尺寸，减少损失，减小了薄膜晶体管的设计尺寸，从而保证源极51与栅极形成的寄生电容的尺寸稳定性。

具体地，第一曝光区201和第四曝光区207的透光率可以是30％～50％，例如，30％、34％、40％等，从而得到较好的保护效果。

请再次参照图3，在本申请的另一实施例中，所述第一曝光区201包括第一全透部2011和第一遮盖部2013，在垂直于所述第一曝光区201的延伸方向上，所述第一全透部2011和所述第一遮盖部2013间隔设置；所述第四曝光区207包括第二全透部2071和第二遮盖部2073，在垂直于所述第四曝光区207的延伸方向上，所述第二全透部2071和第二遮盖部2073间隔设置。

本实施例中，掩膜版200为灰阶掩膜版(GTM，Gray Tone Mask)，也即第一曝光区201包括第一全透部2011和第一遮盖部2013，该第一全透部2011是可以使光线全部通过的部分，也即玻璃基板不做任何处理，即可形成第一全透部2011。第一遮盖部2013则是不透光部分，从而能够遮挡部分的光线进行曝光，同时对从第一全透部2011进入的光线进行衍射，降低光透过率。如此，在垂直于第一曝光区201的延伸方向上，将第一遮盖部2013和第一全透部2011间隔设置，使得第一曝光区201的整体区域表现为半透光效果，故与第一曝光区201对应的光阻能够预留部分光阻，从而对待形成沟道区域41的部分进行保护，有效减少其尺寸损耗，保证沟道区域41的尺寸。

同理的，第四曝光区207也设有第二全透部2071和第二遮盖部2073，此处，第二全透部2071与第一全透部2011的结构相同，第二遮盖部2073与第一遮盖部2013的结构相同，用于遮光和对光线进行衍射的作用，第二全透部2071和第二遮盖部2073间隔设置，从而使得第四曝光区207也形成半透光效果。如此，可以在与第四曝光区207对应的部分预留部分光阻，保护待形成源极51的边缘位置，有效减少其尺寸损耗，保证源极51的宽度尺寸，继而实现寄生电容的稳定性。

在本申请的一实施例中，所述第一遮盖部2013和第二遮盖部2073均呈长条形，所述第一遮盖部2013和所述第二遮盖部2073的宽度范围均为0.6μm～1μm；所述第一全透部2011和第二全透部2071的宽度范围均为0.6μm～1μm；

且/或，所述第一遮盖部2013和第二遮盖部2073的材质均为铬。

本实施例中，为了进一步提高第一曝光区201和第四曝光区207的透光均匀性，将第一遮盖部2013和第二遮盖部2073均设置为长条形，且第一遮盖部2013和第一全透部2011的宽度设置相同，从而保证第一曝光区201的透光区域与不透光区域所占的比例相同，保证在沟道区域41的延伸方向上的光阻的预留量相同，使得沟道区域41的尺寸蚀刻较为均匀。同理的，第二遮盖部2073的宽度和第二全透部2071的宽度设置相同，也使得第四曝光区207的透光区域与不透光区域所占的比例相同，保证在源极51的延伸方向上的光阻的预留量相同，使得源极51边缘的尺寸蚀刻较为均匀，减少不同区域的寄生电容的差异性。同时，可选的，将第一遮盖部2013和第二遮盖部2073的宽度设置相同，从而可以一道工序加工，方便快捷，有效提高加工效率。

具体地，设定第一遮盖部2013的宽度和第二遮盖部2073的宽度范围均为0.6μm～1μm，例如，0.6μm、0.8μm和1μm等，且第一全透部2011的宽度和第二全透部2071的宽度范围均为0.6μm～1μm，例如，0.6μm、0.8μm和1μm等，使得源极51边缘的尺寸损耗率最低，提高其与栅极形成的寄生电容的稳定性。当然，与其他实施例中，也可以设置第一遮盖部2013与第二遮盖部2073的宽度不同，或第一全透部2011与第二全透部2071的宽度不同。

此处，第一遮盖部2013和第二遮盖部2073的材质为铬，也即在玻璃基板上涂覆铬层，从而形成第一遮盖部2013和第二遮盖部2073，该材质的结构稳定性好，有效保证遮光效果。

此外，可选的，为了对掩膜版200进行设计，将第四曝光区207背离第三曝光区205的一侧还设置有第五曝光区209。此处，第五曝光区209与第四曝光区207也为无间隙设置，从而可以在需要时，能够方便改变第四曝光区207的尺寸，从而满足针对不同尺寸的阵列基板100的加工保护。

当然，于其他实施例中，为了节约材料，也可以不设定第五曝光区209。

实施例二：

请结合参照图5至图9，本发明还提供一种采用上述任一实施例的掩膜版制作阵列基板的方法，该方法包括以下步骤：

请结合图6，步骤S1：提供一基底10，在所述基底10上自下而上依次形成栅极20、栅极绝缘层30、半导体层40、金属层50及光阻层，所述半导体层40对应所述栅极20的位置设有沟道区域41。

可以理解的，阵列基板100为多层结构，每层结构均通过镀膜、曝光、显影与蚀刻工艺层层叠加形成，可通过四道光刻(4MASK)工序完成。具体地，阵列基板100包括有基底10，基底10提供基础的载体，基底10为透明的，其材质可以是透明玻璃板或石英板，在此不作限定，不影响背光源的穿过即可。因基底10不导电，用于显示的介质例如液晶，其运动和排列均需要电子来驱动，故而阵列基板100还包括有导电的数据线80(Data Line，DL)和扫描线90(SL，Scanning line)、薄膜晶体管(TFT开关)和像素电极(Pixel Electrode，PE)等。俯视阵列基板100，数据线80和扫描线90交叉设置以将阵列基板100分割形成多个像素区域，在每一个所述区域上对应有一个像素电极和薄膜晶体管，因数据线80和扫描线90不透光，故两者所在的部分形成像素区域的非显示区域，薄膜晶体管也设于非显示区域，而像素电极则形成像素区域的显示区域。

首先，第一道光刻工序是在基底10上形成栅极20，具体步骤是，在基底10上沉积一层金属层，通过光罩图案化金属层，形成位于基底10上的栅极20。此处，通过光罩图案化的过程是在金属层上沉积光阻胶，通过光罩遮盖后进行曝光并显影，然后再通过蚀刻形成栅极20，与此同时还形成有与栅极20在同一层的扫描线90，扫描线90与栅极20相连接，从而可以为薄膜晶体管提供开启关闭的电压。金属层的材质为不透光导电金属材料，例如，钼、钛、铬以及铝中的一种或多种的组合，在此不做限定。然后，在基底10、栅极20以及数据线80的表面沉积栅极绝缘层30，该栅极绝缘层30的材料可以是氧化硅、氮化硅中的一种或多种组合。

因有源层43的材质为半导体，故通过半导体层40来形成，半导体层40的材质可以选择非晶硅或多晶硅等材料。金属层50的材质可与形成栅极的金属层的材质相同，例如，钛、铬等，在栅极绝缘层30的表面依次沉积半导体层40、金属层50以及光阻层60，三者的铺设面积可以相同。预先在沉积半导体层40时，可以对应栅极20的位置标记出形成沟道的沟道区域41，从而方便后面放置掩膜版200的位置。

请结合图7，步骤S2：将所述掩膜版200设于所述光阻层60的上方，对所述光阻层60进行曝光并显影。

此处，掩膜版200设于光阻层60的上方，使第一曝光区201域对应半导体层40的沟道区域41即可。当光阻层60为正性光阻时，透光的区域对应的光阻层60受到光照会发生性质改变，通过显影后可以洗去，而不透光的区域对应的光阻层60则可以留下来。根据这一特性，将掩膜版200设置与沟道区域41对应的第一曝光区201设为半透光区域，进行曝光并显影后，该第一曝光区201对应的光阻层60可以部分被洗去部分留下来，从而在后续的蚀刻过程中能够减少沟道区域41的尺寸损失。而与源极51对应的第二曝光区203、与漏极53对应的第三曝光区205则需要设置为不透光区域，如此对应的光阻层60可以留下来。而第五曝光区209为全透光区域，从而在接受光照后，能够通过显影将第五曝光区209的光阻层60均洗掉。同时，为了同样保护源极51的边缘尺寸，将第四曝光区207也设置为半透光区域，从而在经过曝光和显影后，能够对应保留部分的光阻层60在待形成源极51的金属层50的外周缘。

当然，于其他实施例中，当光阻层60为负性光阻时，第二曝光区203和第三曝光区205设为透光区域，第五曝光区209则为不透光区域。

请结合图7，步骤S3：进行第一次蚀刻，去除未被所述光阻层60遮盖的金属层50和半导体层40；

此处，未被光阻层60遮盖的部分即为经过曝光的部分，当金属层50和半导体层40均铺设整个像素单元时，该掩膜版200的遮盖区域未涉及第四曝光区207的边缘区域，从而在第一次蚀刻时，即可通过蚀刻液去除位于第四曝光区207边缘的金属层50和半导体层40。

请结合参照图8，步骤S4：进行灰化制程，去除所述沟道区域41的光阻层60和第四曝光区207的光阻层60；此处灰化制程是选择等离子体灰化工艺去除沟道区域41和第四曝光区207的光阻层60，也即经过显影后部分留下来的光阻层60。

请结合参照图9，步骤S5：进行第二次蚀刻，去除所述沟道区域41的金属层和部分半导体层，以及所述第四曝光区的金属层和半导体层，形成有源层、与有源层两端接触且间隔设置的源极和漏极。

此处蚀刻去除所述沟道区域41的金属层50和部分半导体层40，以及所述第四曝光区207的金属层50和半导体层40，形成有源层43、与有源层43两端接触且间隔设置的源极51和漏极53。此处蚀刻可以选择干法蚀刻，将第一曝光区201对应的金属层50去除，并部分去除第一曝光区201对应的半导体层40，同时去除第四曝光区207对应的金属层50和半导体层40，露出源极51的边缘。

当然，最后还需要将不透光区域对应的完全保留的光阻层60去除掉，形成最终的位于栅极绝缘层30上的有源层43，以及位于有源层43上的间隔设置的源极51和漏极53。

本发明技术方案阵列基板的制作方法中，先形成栅极20和栅极绝缘层30，再铺设半导体层40、金属层50及光阻层60，通过提供一个掩膜版200，该掩膜版200对应半导体层40的沟道区域41的第一曝光区201为半透光区域，且对应待形成源极51的边缘，也即第四曝光区207也设置为半透光区域。如此，在进行曝光并显影的过程中，会有部分光阻层60遗留在第一曝光区201和第四曝光区207内，对半导体层40和金属层50进行保护，从而在对半导体层40和金属层50进行图案化的过程中，会有效减少沟道区域41和源极51边缘的尺寸损失，从而保证源极51的加工尺寸，提高其与栅极20之间形成的寄生电容的稳定性，降低差异性。

最后，在形成薄膜晶体管之后，在源极51、漏极53及栅极绝缘层30上还沉积钝化层(未图示)，通过一道光罩制程图案化钝化层，形成贯穿有钝化层的过孔，该过孔可以裸露部分漏极53；然后在钝化层上形成透明导电层，并通过光罩制程图案化透明导电层形成特定形状的像素电极，该像素电极通过过孔与漏极53电接触，从而对应像素单元的显示区域，为显示区域提供液晶运动的电容，完成阵列基板的制作。

实施例三：

请参照图10，本发明还提出一种显示面板300，该显示面板300包括彩膜基板400、阵列基板100和液晶层500，所述彩膜基板400和所述阵列基板300对盒设置，所述阵列基板100采用如上任一实施例所述的阵列基板的制作方法制备而成。由于本显示面板300包括上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

再结合图4和图9，其中，阵列基板100包括基底10和依次设于基底10上的栅极20、有源层43、漏极53及源极51，半导体层40的沟道区域41和源极51边缘均受到掩膜版200的半透明区域的保护，从而可以减少两者的尺寸损失，进而提高设计尺寸的精确性，从而保证源极51与栅极20之间的寄生电容，降低不同区域的寄生电容的差异，有效提高画面质量。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。