具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

提供了一种鳍式场效果晶体管(FinFET)及其形成方法。根据本公开的一些实施例，FinFET的源极/漏极区被形成为延伸至比在源极/漏极区的相对侧上的浅沟槽隔离(STI)区的顶面低的水平。因此减少了短沟道效果。本文讨论的实施例将提供示例以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易地理解可以进行的修改，同时保持在不同实施例的预期范围内。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。

图1、图2、图3A、图3B、图3C、图4A、图4B、图4C、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图8C、图9A、图9B、图10A、图10B、图11A、图11B和图11C示出根据本公开的一些实施例的在FinFET的形成中的中间阶段的透视图和截面图。相应的过程也示意性地反映在图16所示的过程流程200中。

图1示出了初始结构的透视图。初始结构包括晶圆10，晶圆10还包括衬底20。衬底20可以是半导体衬底，半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20的顶面可以在(100)表面平面上。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区的隔离区22可以形成为从衬底20的顶面延伸到衬底20中。衬底20在相邻的STI区22之间的部分被称为半导体带24。根据一些实施例，半导体带24和STI区22的顶面可以彼此基本齐平。

STI区22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬垫氧化物也可以是使用以下方法形成的沉积的氧化硅层：例如，原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)。STI区22还可以包括在衬垫氧化物上方的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等形成电介质材料。

根据一些实施例，半导体带24由与半导体衬底24的下面的体部分相同的材料形成。例如，当要形成n型FinFET时，相应的半导体带24可以是半导体衬底20的部分，并且可以包括与半导体衬底24的下面的体部分相同的材料(诸如硅)。当要形成p型FinFET时，相应的半导体带24可以由硅锗(SiGe)、锗等形成，并且可以不同于半导体衬底24的下面的体部分，半导体衬底24的下面的体部分可以包括硅并且不含锗。对应结构的形成可以包括可选地在晶圆10的部分中(例如，在用于形成p型FinFET的区中)使衬底20的部分凹进，在衬底的凹入部分上执行外延工艺以生长外延层，外延层可以包括SiGe或锗，然后形成延伸到外延SiGe/Ge层中的STI区22。

参考图2，凹进STI区22，使得半导体条24的顶部比STI区22的顶面22A更高，从而形成凸出鳍24'。相应的过程在图16所示的过程流程200中被示为过程202。半导体带24在STI区22中的部分仍然被称为半导体带24，其中，HF和NH₃的混合物可以用作蚀刻气体。也可以使用NF₃和NH₃的混合物作为蚀刻气体来执行蚀刻。在蚀刻工艺中，可能会产生等离子体。也可以包括氩气。根据本公开的替代实施例，使用湿蚀刻工艺执行STI区22的凹进。蚀刻化学品可以包括例如HF溶液。

根据一些实施例，形成FinFET的鳍可以通过任何合适的方法被形成/图案化。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准过程相结合，从而允许创建例如间距小于使用单个直接光刻法可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。

参考图3A、图3B和图3C，在凸出鳍24'的顶面和侧壁上形成伪栅极堆叠件30。相应的过程在图16所示的过程流程200中被示为过程204。根据一些实施例，用于形成FinFET的鳍组可以包括紧密地组合在一起的多个鳍。例如，图3B所示的示例示出了2-鳍组，而图3C所示的示例示出了3-鳍组。相同鳍组中的鳍的间隔可以小于相邻鳍组之间的间隔。

图3A中所示的截面图是从图3C中的垂直参考截面A-A获得的，而图3B中所示的垂直截面图是从图3C中的垂直参考截面B-B中获得的。可以理解，尽管为清楚起见示出了两个伪栅极堆叠件30，但是可以形成更多的彼此平行的伪栅极堆叠件，其中多个伪栅极堆叠件与相同的半导体鳍24'交叉。伪栅极堆叠件30可以包括伪栅极电介质32(图3A)和在伪栅极电介质32上方的伪栅电极34。伪栅电极34可以使用例如非晶硅或多晶硅形成，并且也可以使用其他材料。每个伪栅极堆叠件30还可以包括在伪栅极电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、碳氮化硅、氧碳氮化硅或硅等形成。伪栅极堆叠件30还具有与凸出鳍24’的纵长方向垂直的纵长方向。

接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38(图3A和图3C)。相应的过程在图16所示的过程流程200中被示为过程206。在本公开中，栅极间隔件38由诸如碳氮氧化硅(SiCN)、硅氧碳氮氧化物(SiOCN)、氮化硅等的电介质材料形成，并且可以具有单层结构或可以具有包括多个电介质层的多层结构。根据一些实施例，栅极间隔件38和鳍间隔件39(图3B和图4B)包括氮化硅层和在氮化硅层上的SiOCN层。

图3B还示出了形成在凸出鳍24'的侧壁上的鳍间隔件39。相应的过程在图16所示的过程流程200中被示为过程206。根据本公开的一些实施方式，通过与形成栅极间隔件38相同的工艺来形成鳍间隔件39。在形成栅极间隔件38的过程中，当形成栅极间隔件38的毯覆电介质层被蚀刻时，可以在凸出鳍24'的侧壁上留下一些部分，从而形成鳍间隔件39。鳍间隔件39包括位于鳍组中最外侧鳍的外侧的鳍间隔件，例如鳍间隔件39A。鳍间隔件39还包括内部鳍间隔件，例如鳍间隔件39B，内部鳍间隔件位于相同鳍组中的鳍24’之间。鳍间隔件39C可以是内部鳍间隔件或外部鳍间隔件，这取决于鳍间隔件在鳍间隔件39C的右侧是否具有另一鳍(并且在相同鳍组中)。所示的鳍间隔件39C示出了内部间隔件作为示例。

在示出截面图的图3A和后续附图中，示出了STI区22(图3A)的顶面22A的高度，并且半导体鳍24'高于顶面22A。STI区22的底面22B(图3A)也在截面图中示出。STI区22位于22A和22B之间的水平处，并且由于它们处于与图示不同的平面中，因此未在图3A中示出。

参考图4A、图4B和图4C，执行蚀刻工艺(以下也称为源极/漏极凹进工艺)以凹进未被伪栅极堆叠件30和栅极间隔件38覆盖的凸出鳍24'的部分，因此形成凹进40。相应的过程在图16所示的过程流程200中被示为过程208。图4A和图4B分别示出了从图4C中的参考截面A-A和B-B获得的截面图。凹进可以是各向异性的，因此鳍24'的直接在伪栅极堆叠件30和栅极间隔件38下面的部分受到保护，并且不被蚀刻。根据一些实施例，凹进的半导体鳍24'的顶面可以高于STI区22的顶面22A。如图3C所示，凹进40也位于伪栅极堆叠件30的相对侧。

根据一些实施例，在蚀刻凸出鳍24'期间，鳍间隔件39也被蚀刻，使得外部间隔件39A和内部间隔件39B的高度减小。如图3B所示，鳍间隔件39因此具有高度H1和H2(图4B)。高度H1和H2可以彼此相同或不同。可以在使鳍24’凹进的同时执行鳍间隔件39的蚀刻，其中将用于蚀刻鳍间隔件39的一种或多种蚀刻气体添加到用于使凸出鳍24’凹进的蚀刻气体中。也可以在使鳍24’凹进以调节鳍间隔件39的高度之后执行鳍间隔件39的蚀刻，其中使用蚀刻气体侵蚀鳍间隔件39(但是不蚀刻凸出鳍24’)。可以通过各向异性蚀刻工艺来执行鳍间隔件39的高度的调节。

根据本公开的一些实施例，通过干蚀刻工艺来执行凸出鳍24'的凹进。可以使用诸如C₂F₆，CF₄，SO₂，HF和臭氧(随后被HF稀释)的混合物，HBr、Cl₂和O₂的混合物，HBr、Cl₂、O₂和H₄的混合物等工艺气体执行干蚀刻。蚀刻可以是各向异性的。根据本公开的一些实施例，如图4A所示，面对凹进40的凸出鳍24'的侧壁是基本上垂直的，并且与栅极间隔件38的外侧壁基本上齐平。面对凹进40的凸出鳍24'的侧壁可以在半导体衬底20的(110)表面平面上。参照图4B，示出了凹进40的位置，凹进40也是凸出鳍24'的被去除的部分。在图4B中，还绘制了虚线以表示直接在伪栅极堆叠件30(图4C)下方的凸出鳍24’，其处于与示出的平面不同的平面中。

根据一些实施例，凹部40的底部低于STI区22的顶面22A。如图4A所示，凹部40的低于顶面22A的部分的深度D1可以在凸出鳍24′的高度H4的约5％至约15％的范围内。根据一些实施例，深度D1在约0.5nm至约20nm之间的范围内。

图5A、图5B、图6A、图6B、图7A、图7B、图8A和图8B示出了沉积外延区42的过程。在这些附图和后续附图中，附图编号后可以跟随字母A或B，其中字母A表示从与图4C中的参考平面A-A相同的参考平面获得相应的截面图，字母B表示从与图4C中的参考平面B-B相同的参考平面获得相应的截面图。在随后的讨论中，以n型FinFET的掺杂剂和相应的掺杂剂浓度为例进行讨论。在图12的讨论中讨论了p型FinFET的掺杂剂和掺杂浓度。

参考图5A和图5B，通过外延工艺沉积外延区的第一外延层42A(也称为外延层L1)。相应的过程在图16所示的过程流程200中被示为过程210。根据一些实施例，通过非保形沉积过程执行沉积，使得第一层42A的底部部分比侧壁部分厚。这是由于允许半导体衬底20的(100)表面上的生长比(110)表面上的生长快而引起的。例如，底部厚度TB1与侧壁厚度TS1的比率可以在约1.5至约4之间的范围内。可以使用减压化学气相沉积(RPCVD)、等离子体增强化学气相沉积(PECVD)等来执行沉积。根据一些实施例，外延层42A由SiA形成或包括SiA。根据替代实施例，外延层42A由SiP形成或包括SiP。根据又一替代实施例，外延层42A由SiAs层和在SiAs层上方的SiP层形成或包括SiAs层和SiP层。取决于外延层42A的期望重分，用于沉积外延层42A的工艺气体可以包括诸如硅烷、乙硅烷(Si₂H₆)、二氯硅烷(DCS)等的含硅气体，以及诸如PH₃、AsH₃等的含掺杂剂的气体。腔室压力可以在约100托至约300托之间的范围内。外延层42A可以具有在约1×10²⁰/cm³至约8×10²⁰/cm³之间的范围内的第一掺杂浓度(例如，P)。当掺入As时，外延层42A还可以具有在约1×10²⁰/cm³至约1×10²¹/cm³的范围内的第一掺杂浓度(As)。

将诸如HCl的蚀刻气体添加到工艺气体中，以实现在半导体上而不是在电介质上的选择性沉积。载气(诸如H₂和/或N₂)也可以包括在例如具有约50sccm至约500sccm之间范围内的流速的工艺气体中。根据一些实施例，两个相邻栅极堆叠件30之间的中间的第一外延层42A的部分的顶面T42A(顶面T42A可以是所示截面中的最低点)可以低于、齐平于、或高于STI区22的顶面22A。相应地，在图5B中，顶面T42A可以处于水平1和水平2之间的任何水平处，其中水平1是鳍间隔件的顶端的水平，水平2是STI区22的顶面水平。

在沉积外延层42A的外延工艺之后，执行(回)蚀刻工艺。相应的过程在图16所示的过程流程200中被示为过程212。根据本公开的一些实施例，回蚀刻是各向同性的。可以使用诸如HCl的蚀刻气体和诸如H₂和/或N₂的载气来执行蚀刻工艺。先前的沉积工艺和随后的回蚀刻被优化，使得外延层42A具有期望的厚度。例如，在蚀刻工艺之后，外延层42A的底部厚度TB1可以在约5nm至约20nm之间的范围内，并且侧壁厚度TS1(图5A)可以在约4nm至约10nm之间的范围内。可以相应地调节沉积时间和蚀刻时间，例如，沉积过程持续约20秒至约60秒，并且蚀刻工艺持续约5秒至约20秒。

作为蚀刻工艺的结果，如图5A所示，可以形成小平面42A-F，并且小平面42A-F延伸到凸出鳍24'的顶角24'TC。根据一些实施例，小面42A-F在外延层42A的(111)平面上。根据其他实施例，小平面42A-F比衬底20的(111)平面更陡峭(更垂直)。

图5B示出了截面图，其中示出了外延层42A的底部部分。图5B中所示的截面图也是从图5A中所示的参考截面5B-5B获得的。根据一些实施例，例如，当相应的FinFET是n型FinFET时，外延层42A的底部部分的顶面与外部鳍间隔件39A的顶端齐平或低于内部鳍间隔件39B的顶端。根据替代实施例，例如，当相应的FinFET是p型FinFET时，外延层42A的顶面高于外部鳍间隔件39A和39B的顶端。作为示例，相应的结构显示在图12和图13的右侧。

在随后的图6A、图6B、图7A和图7B中，形成了两个外延层42B1和42B2，外延层42B1和42B2具有元素的不同原子百分比。根据替代实施例，代替形成两个外延层，而是形成具有元素的均匀原子百分比的单个外延层42B。因此，代替对每个外延层42B1和42B2执行回蚀刻工艺，在外延层42B的外延之后执行单个回蚀刻工艺。

参考图6A和图6B，沉积第二外延层42B1(也称为外延层L21)。相应的过程在图16所示的工艺流程200中被示为过程214。可以使用RPCVD、PECVD等来执行沉积工艺。当相应的FinFET为n型时，将n型掺杂剂添加到外延层42B1中。在外延层42B1、42B2和42C(图8A)的讨论中，讨论了磷作为n型掺杂剂的示例，然而可以使用其他n型掺杂剂(如砷、锑等)或其组合。根据一些实施例，外延层42B1包括磷硅，其中磷具有高于外延层42A中的第一磷浓度的第二磷浓度。例如，根据一些实施例，外延层42B1中的第二磷浓度可以在约8×10²⁰/cm³至约5×10²¹/cm3之间的范围内。第二磷浓度可以比外延层42A中的第一磷浓度高约一个或两个数量级。用于形成外延层42B1的工艺气体可以与用于形成外延层42A的工艺气体相似，除了工艺气体的流速可以不同于用于形成外延层42A的相应工艺气体的流速之外。

在外延以沉积外延层42B1之后，执行(回)蚀刻工艺。相应的过程在图16所示的过程流程200中被示为过程216。根据本公开的一些实施例，蚀刻工艺是各向同性的。根据一些实施例，使用诸如HCl的蚀刻气体和诸如H₂和/或N₂的载气来执行蚀刻工艺。另外，可以在蚀刻气体中添加诸如硅烷的含硅气体。含硅气体的添加导致沉积效果，该沉积效果与蚀刻效果同时发生。然而蚀刻速率大于沉积速率，因此净效果是外延层42B1的回蚀刻。含硅气体的添加降低了净蚀刻速率，使得当外延层42B1的表面轮廓被重新成形时，外延层42B1的厚度没有显著减小。沉积和蚀刻被优化，使得外延层42B1具有期望的厚度。如图6A所示，通过蚀刻工艺将外延层42B1的顶面重新成形为具有V形。

再次参考图6A，外延层42B1的左上端与外延层42A的左上端相连，两个上端在其左侧均与凸出鳍24'的顶端24'TC相连。因此，外延层42B1和外延层42A的最高点与凸出鳍24'的顶面齐平。类似地，外延层的右上端连接到外延层42A的右上端，两个上端在其右侧上连接到凸出鳍24'的顶端24'TC。刻蚀外延层42B1的结果可以形成小面42B1-F。根据一些实施例，小面42A-F在外延材料的(111)平面上。根据替代实施例，小面42B1-F在外延材料的(111)平面上。

参考图6B，从相邻的凹进生长的外延层42B1合并，并且气隙44密封在外延层42B1下方。合并的外延层42B1的顶面可以具有非平面轮廓(也称为具有波浪形状)，相邻鳍之间的中间部分低于其相对侧上的部分。而且，如图6A和图6B所示，外延层42B1的顶面的顶端被控制为与凸出鳍24′的顶面齐平。

图7A和图7B示出了用于沉积第三外延层42B2(也称为外延层L22，其中L21和L22统称为层L2)的外延工艺。相应的过程在图16所示的过程流程200中被示为过程218。如图7B所示，外延层42B2的顶面具有波浪形状。可以使用RPCVD、PECVD等来执行沉积工艺。根据一些实施例，外延层42B2包括硅磷，其中磷具有高于外延层42B1中的第二磷浓度的第三磷浓度。此外，外延层42B2在所得的源极/漏极区中具有最高的磷浓度。例如，根据一些实施例，外延层42B2中的第三磷浓度可以在约2×10²¹/cm³至约5×10²¹/cm³的范围内。外延层42B1的第三磷浓度与第二磷浓度的比率可以在约3至约6之间的范围内。用于形成外延层42B2的工艺气体可以类似于在形成外延层42B1中的工艺气体，除了调整流速以达到所需的浓度。

在用于沉积外延层42B2的外延工艺之后，执行蚀刻工艺。相应的过程在图16所示的过程流程200中被示为过程220。根据本公开的一些实施例，蚀刻是各向同性的。根据一些实施例，使用诸如HCl的蚀刻气体和诸如H₂和/或N₂的载气来执行蚀刻工艺。另外，可以将诸如硅烷的含硅气体添加到蚀刻气体中以沉积硅。因此，蚀刻工艺包括蚀刻效果和沉积效果，而净效果是蚀刻。含硅气体的添加降低了蚀刻速率，使得当外延层42B2的表面轮廓被重新成形时，外延层42B2的厚度没有显著减小。

在外延层42B1的最上端与凸出鳍24'的顶角24'TC接触的情况下，外延层42B1上方的外延层42B2的顶部部分高于鳍24'的顶面。因此，外延层42B2的顶部部分的侧壁42B2-SW(图7A)与栅极间隔件38的侧壁接触。侧壁42B2-SW在外延层42B2的半导体材料的(110)表面平面上。

由于外延层42B2的材料和晶格结构与栅极间隔件38的材料和结构不同，因此应力由栅极间隔件38产生并施加在所得的外延层上。外延层42B2是嵌入在产生的源极/漏极区中的嵌入式应力源。外延层42B2中的内部应力是拉伸应力。如图6A所示，至少部分的应力由栅极间隔件38贡献，并且由于外延层42B2具有高的掺杂浓度(例如，磷)而使应力增加。外延层42B2的低部比凸出鳍24'的顶面低，因此应力从外延层42B2的顶部部分达到外延层42B2的低/底部部分，外延层42B2的顶部部分比凸出鳍24'的顶面高，低/底部部分比凸出鳍24'的顶面低。此外，外延层42B2的顶面和底面都可以具有V形，这可以提高将应力从外延层42B2的顶部部分转移到底部部分的效率。因此，应力也被施加到所得的FinFET的沟道，并因此改善了所得的FinFET的性能。另外，所得的FinFET中的内部应力也导致掺杂剂(例如，磷)的活化(activation)速率增加。为了使应力最大化，侧壁42B2-SW的高度H3处于选定范围内。例如，高度H3足够大以引起高应力。另一方面，过高的高度H3导致应力饱和，并且可能导致较少的应力到达外延层42B2的低部。根据一些实施例，高度H3在约3nm至约15nm之间的范围内。

此外，外延层42B2的深度D2(图7A)(即凸出鳍24'的顶面下方的外延层42B2的深度)也在选定范围内，以最大化使从外延层42B2的顶部接收的应力，并且最大化应力效应。例如，深度D2可以在约3nm至约15nm之间的范围内。此外，比率D2/H4可以在约0.3至约0.5之间的范围内，其中高度H4是凸出鳍24'的高度。

图8A和图8B示出了用于沉积第四外延层42C(也称为外延层L3或覆盖层)的外延工艺。相应的过程在图16所示的工艺流程200中被示为流程222。可以使用RPCVD、PECVD等来执行沉积工艺。外延层42C(图8B)的顶面保持波浪形状。根据一些实施例，外延层42C包括磷硅，其中磷具有低于外延层42B2中的磷浓度的第四磷浓度。另外，可以掺入例如锗原子百分比在约1％至约5％之间的锗。根据一些实施例，外延层42C中的磷浓度可以在约1×10²⁰/cm³至约3×10²¹/cm³的范围内。用于形成外延层42C的工艺气体可以类似于在形成外延层42B2中的工艺气体，不同之处在于可以添加诸如锗烷(GeH₄)、二锗烷(Ge₂H₆)等的含锗气体。在整个说明书中，将外延层42A、42B1、42B2和42C统称为外延层42，以下将其统称为源极/漏极区42。源极/漏极区42也在图8C中示出。

参照图8B，根据一些实施例，波浪高度WH可以在约5nm至约15nm之间的范围内，其中波浪高度WH是从外延层42C的顶面的最顶点到外延层42C的顶面的最低点测量的，最低点在两个相邻的鳍之间的中间。合并高度MH可以在约15nm至约35nm之间的范围内。外部宽度OW可以在约10nm至约20nm之间的范围内。内部间距IS可以在约30nm至约45nm之间的范围内。升高高度RH可以在约1nm至约10nm之间的范围内。外部鳍间隔件39A的高度H1可以在约5nm至约15nm之间的范围内。内部鳍间隔件39B的高度H2可以在约10nm至约30nm之间的范围内。H2/H1的比率可以在约1至约3之间的范围内。

参考图9A和图9B，接触蚀刻停止层(CESL)46和层间电介质层(ILD)48形成在外延区42上方以及伪栅极堆叠件30(图8C)的侧面上。相应的过程在图16所示的过程流程200中被示为过程224。进行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以去除CESL 46和ILD 48的多余部分，直到伪栅极堆叠件30(图8A)被暴露。如图9B所示，用替换栅极堆叠件56代替伪栅极堆叠件30。没有示出用于形成替换栅极堆叠件的工艺。然而，在图9A中示出了所产生的替换栅极堆叠件56。替换栅极堆叠件56包括栅极电介质，栅极电介质还包括在凸出鳍24’的顶面和侧壁上的界面层50，以及在界面层上的高k电介质52。替换栅极堆叠件56还包括在高k电介质52上的栅电极54。在形成替换栅极堆叠件56之后，使替换栅极堆叠件56凹进以在栅间隔件38之间形成沟槽。诸如氮化硅、氮氧化硅等的介电材料被填充到所形成的沟槽中以形成硬掩模58。

接下来，如图10A和图10B所示，蚀刻ILD 48和CESL 46以形成接触开口60。开口60穿过外延层42C，从而暴露出外延层42B2。相应的过程在图16所示的工艺流程200中被示为过程226。如图10A和图10B两者所示，蚀刻外延层42C，并且暴露外延层42B2的顶面。在外延层42C中添加锗导致外延层42C的蚀刻速率显著大于外延层42B2的蚀刻速率，因此通过控制蚀刻工艺，可以基本上停止在外延层42B2上的蚀刻，外延层42B2的过蚀刻小。如图10A所示，外延层42B2的暴露的顶面是波浪的，中间部分相对于在中间部分的相对侧上的相对部分凹进，使得中间部分在截面图中具有V形。

接下来，如图11A、图11B和图11C所示，形成源极/漏极硅化物区64和源极/漏极接触插塞66。图11A示出了图11C中的垂直参考截面A-A的截面图。图11B示出了图11C中的垂直参考截面B1-B1的截面图(除了图11B示出了两个鳍，而图11C示出了三个鳍)。根据本公开的一些实施例，源极/漏极硅化物区64的形成包括沉积延伸到开口60(图10A和图10B)中的金属层，诸如钛层、钴层等。然后执行退火工艺，以使金属层的底部部分与外延层42B2反应以形成硅化物区。相应的过程在图16所示的过程流程200中被示为过程228。可以去除剩余的未反应的金属层。然后，在沟槽60中形成源极/漏极接触插塞66，并将其电连接到相应的源极/漏极硅化物区64。相应的过程在图16所示的过程流程200中被示为过程230。

本公开的实施例可以在n型FinFET和p型FinFET中实现。例如，图12示出了中间阶段，其中n型FinFET 68N和p型FinFET 68P都形成在相同的衬底20上。外延区中的相应层在参考标号“42”后插入字母“N”或“P”，以表示n型FinFET 68N的源极/漏极区42N是n型，而p型FinFET68P的源极/漏极区42P是P型。外延层42NA、42NB和42NC的细节可以参考前面的附图(其中42NB可能包括42B1和42B2)参考本公开内容找到，在此不再赘述。外延区42N和42P都延伸到STI区22的顶面22A下方的水平。

根据一些实施例，如图12所示，对于N型源极/漏极区42N，外延层42NB和42NC的顶面是波浪的。另一方面，对于p型源极/漏极区42P，外延层42PB的顶面是波浪的，而外延层42PC的顶面是锥形的，两个相邻鳍之间的中间部分最高。实验已经表明，如果p型FinFET的源极/漏极区42P具有波浪顶面，则p型FinFET的鳍具有严重的弯曲问题。通过将p型源极/漏极区形成为锥形，可以减少p型FinFET的鳍中的鳍弯曲。另一方面，对于n型FinFET来说，鳍弯曲不是问题，因此源极/漏极区42N可以形成为具有波浪形状。例如，可以通过增加外延层42P的厚度和相应的升高高度RHP，调整工艺条件以增加内部鳍间隔件39B的高度H2为明显大于高度H1等，来实现p型源极/漏极区42P的锥形。根据一些实施例，外延层42PA、42PB和42PC可以由SiB、SiGeB等形成。从相邻凹部生长的外延层42PA可以彼此分开、或者可以被合并，如虚线43所表示的，虚线43示出了合并的部分。除了外延层42PA、42PB和42PC的材料与n型FinFET68N的外延区不同之外，用于形成p型FinFET的过程也与先前附图中所示的过程相同。根据一些实施例，外延层42PA中的硼浓度可以在约1E20/cm³至约6E20/cm³的范围内。外延层42PB中的硼浓度可以在约6E20/cm³至约3E21/cm³的范围内。外延层42PC中的硼浓度可以在约1E21/cm³至约8E21/cm³的范围内。外延层42PA中的锗原子百分比范围可以在约15％至约40％的范围内。外延层42PB中的锗原子百分比范围可以在约40％至约60％的范围内。外延层42PC中的锗原子百分比范围可以在约45％至约55％的范围内。p型FinFET的凸出鳍位于相应的替换栅极堆叠件之下，并且可以由硅锗或锗形成。

图13示出在形成源极/漏极硅化物区64N和64P以及形成源极/漏极接触插塞66N和66P之后的结构。根据一些实施例，源极/漏极硅化物区64P和源极/漏极接触插塞66P穿过外延层42PC并停止在外延层42PB上。源极/漏极硅化物区64P和外延层42PB的界面也是波浪的，因此接触面积增加。

应当理解，图12和图13所示的截面图都可以在最终的FinFET 68N和68P中找到。例如，图12中所示的截面图可以从图11C中的参考截面B2-B2以及从对应的n型FinFET和p型FinFET获得。图13中所示的截面图可以从图11C中的参考截面B1-B1以及从对应的n型FinFET和p型FinFET获得。

图14示出了根据一些实施例的n型FinFET的外延层42C、42B2、42B1和42A中磷(左Y轴)和锗(右Y轴)的分布曲线。在示出的示例中，对应的外延层42A是单个SiP层。左Y轴显示磷浓度，由线70表示。右Y轴显示锗原子百分比，由线72表示。

图15示出了根据一些实施例的n型FinFET的层42C、42B2、42B1和42A中的磷和砷(左Y轴)和锗(右Y轴)的分布曲线。对应的外延层42A包括SiAs层和在SiAs层上的SiP层。左Y轴显示磷浓度(由线74表示)和砷浓度(由线78表示)。右Y轴显示Ge的锗原子百分比，其中Ge的原子浓度由线条76表示。

本公开的实施例具有一些有利特征。通过使凸出的鳍凹进并且还使位于凸出的鳍下方的半导体带凹进，使得凹进延伸到STI区的顶面以下的水平，容易控制源极/漏极的底部部分(L1)的掺杂剂。因此，可以更好地控制掺杂剂扩散到沟道中。因此防止了短沟道效果。

根据本公开的一些实施例，一种方法包括：形成延伸到半导体衬底中的隔离区；形成第一多个半导体鳍，第一多个半导体鳍凸出于隔离区的顶面；在第一多个半导体鳍上形成第一栅极堆叠件；在第一栅极堆叠件的侧壁上形成栅极间隔件；使第一多个半导体鳍凹进以在第一栅极堆叠件的侧面上形成第一多个凹进，其中，第一多个凹进延伸到低于隔离区的顶面的水平；以及执行第一外延工艺以生长第一外延区，其中，第一外延区填充第一多个凹进。在一个实施例中，方法还包括：在第一多个半导体鳍的相对侧上形成鳍间隔件，其中，第一外延区包括第一外延层、在第一外延层上方的第二外延层和在第二外延层上方的第三外延层，其中，第一外延层的顶面具有最低点，并且最低点低于鳍间隔件的顶端。在一个实施例中，将第二外延层的从第一多个凹进中的相邻凹进中生长的部分合并。在一个实施例中，第一外延区是n型的并且具有波状顶面，并且方法还包括：形成第二多个半导体鳍，第二多个半导体鳍凸出到高于隔离区的顶面；在第二多个半导体鳍上形成第二栅极堆叠件；使第二多个半导体鳍凹进以形成第二多个凹进，其中，第二多个凹进延伸到比隔离区的顶面低的另外的高度；和执行第二外延工艺以生长第二外延区，其中，第二外延区填充第二多个凹进，并且第二外延区为p型且具有锥形形状。在一个实施例中，第一外延工艺包括：第一外延工艺，用于在第一多个凹进中的一个中生长第一外延层，其中，第一外延层具有第一掺杂剂浓度；第二外延工艺，用于第一外延层上生长第二外延层，其中，第二外延层的第二掺杂剂浓度高于第一掺杂剂浓度；和第三外延工艺，用于在第二外延层上生长第三外延层。在一个实施例中，第二外延层是嵌入式应力源，包括：顶部，顶部高于第一多个半导体鳍的顶面，其中，顶部具有与栅极间隔件的第二侧壁接触的第侧面壁，并且侧壁具有与第一多个半导体鳍的顶面齐平的底端水平鳍和底部低于第一多个半导体鳍的顶面。在一个实施例中，方法还包括：在第一外延工艺之后，在第一外延层上执行蚀刻工艺。在一个实施例中，使用包括蚀刻气体和硅烷的工艺气体来执行蚀刻工艺。

根据本公开的一些实施例，一种器件包括：半导体衬底；隔离区，延伸到半导体衬底中；半导体鳍，位于隔离区之间，其中，半导体鳍凸出于隔离区的顶面；栅极堆叠件，位于半导体鳍的顶面和侧壁上；以及外延源极/漏极区，位于半导体鳍的侧面上，其中，外延源极/漏极区延伸到低于隔离区的顶面的水平。在一个实施例中，外延源极/漏极区包括：第一半导体层，具有第一掺杂剂浓度；和嵌入式应力源，位于第一半导体层上方并与第一半导体层接触，其中，嵌入式应力源具有比第一掺杂剂浓度高的第二掺杂剂浓度，并且其中，嵌入式应力源具有比半导体鳍的顶面高的上部和低于半导体鳍的顶面。在一个实施例中，嵌入式应力源包括磷硅，并且器件还包括在嵌入式应力源上方的覆盖层，并且其中，覆盖层包括硅、锗和磷。在一个实施例中，器件还包括：在半导体鳍的相对侧上的第一鳍间隔件和第二鳍间隔件，其中，第一半导体层具有附加顶面，且附加顶面的最低点低于或等于第一鳍间隔件和第二鳍间隔件的顶端。在一个实施例中，第一半导体层的附加顶面的最低点与第一鳍间隔件和第二鳍间隔件的顶端齐平。在一个实施例中，附加顶面的最低点低于第一鳍间隔件和第二鳍间隔件的顶端。在一个实施例中，器件还包括在外延源极/漏极区上方并与外延源极/漏极区接触的源极/漏极硅化物区，其中，在外延源极/漏极区的截面图中，源极/漏极硅化物区具有V形形状。在一个实施例中，外延源极/漏极区具有波状顶面，并且外延源极/漏极区是n型的，并且器件还包括：附加隔离区，延伸到半导体衬底中；附加半导体鳍，凸出高于附加隔离区的顶面；附加栅极堆叠件，位于附加半导体鳍的顶面和侧壁上；和附加外延源极/漏极区，位于附加半导体鳍的侧面上，其中，附加外延源极/漏极区延伸至低于附加隔离区的顶面和附加外延源极/漏极区的顶部的水平，并且外延源极/漏极区为p型。

根据本公开的一些实施例，一种器件包括：半导体鳍；隔离区，位于半导体鳍的相对侧上，其中，半导体鳍凸出于隔离区的顶面；栅极堆叠件，位于半导体鳍上；以及外延半导体区，位于半导体鳍的侧面上，其中，外延半导体区延伸到低于隔离区的顶面的水平，并且其中，外延半导体区包括嵌入式应力源，并且嵌入式应力源包括：V形底面，其中，V形底面的顶端与半导体鳍的顶面处于相同水平；和V形顶面，其中，V形顶面的第一部分高于半导体鳍的顶面，并且V形顶面的第二部分低于半导体鳍的顶面。在一个实施例中，器件还包括：在嵌入式应力源下面的半导体层，其中，半导体层在半导体层的(111)表面平面上包括小平面。在一个实施例中，(111)表面平面上的小平面延伸以接合半导体鳍的顶角。在一个实施例中，器件还包括：在嵌入式压力源的部分的相对侧上的鳍间隔件，其中，嵌入式压力源的最高点高于鳍间隔件中的一个的顶端。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。