具体实施方式

为了更好地理解本申请，将参照附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。另外，为了更加清楚和简洁，可省略对本领域公知的特征的描述。

在整个附图和具体实施方式中，相同的附图标记指代相同的元件。出于清楚、说明和方便的目的，附图可能未按照比例绘制，并且附图中元件的相对尺寸、比例和描绘可能被夸大。

应注意，在本说明书中，第一、第二等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本申请的教导的情况下，下文中讨论的第一存储晶体管可被称作第二存储晶体管，同样地，第二存储晶体管也可被称作第一存储晶体管。

应理解的是，在本申请中，当元件或层被描述为在另一元件或层“上”、“连接至”或“联接至”另一元件或层时，其可直接在另一元件或层上、直接连接至或联接至另一元件或层，或者可存在介于中间的元件或层。当元件称为“直接位于”另一元件或层“上”、“直接连接至”或“直接联接至”另一元件或层时，不存在介于中间的元件或层。在说明书全文中，相同的标号指代相同的元件。如本文中使用的，用语“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/ 或“包含有”，当在本说明书中使用时表示存在所陈述的特征、整体、步骤、操作、元件和/或部件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可以”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有用语(包括技术用语和科学用语)均具有与本发明所属领域普通技术人员的通常理解相同的含义。还应理解的是，用语(例如在常用词典中定义的用语)应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且将不被以理想化或过于形式化意义解释，除非本文中明确如此限定。

以下将参照附图来对本申请的各个方面进行更详细的说明。

图1A示出了三维存储器件的存储单元串100的示意性电路图，以及图1B示出了三维存储器件的存储单元串100的示意性结构图。在图1A和图1B中，示出了存储单元串100包括4个存储单元的情形。但是，本申请不限于此，本申请包括存储单元串100中的存储单元数量可以为任意多个的情形，例如，存储单元串100中的存储单元数量可以是8个、16个、32个或64个，等等。

如图1A所示，储存器单元串100的第一端连接至位线BL，第二端连接至源极线SL。储存器单元串100包括串联连接在第一端和第二端之间的多个晶体管。例如，储存器单元串100可以包括第一选择晶体管Q1、第一存储晶体管M1、第二存储晶体管M2、第三存储晶体管M3、第四存储晶体管M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。第一存储晶体管M1至第四存储晶体管M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1B所示，存储单元串100的第一选择晶体管Q1包括栅极导体122，存储单元串100的第二选择晶体管Q2包括栅极导体123。第一存储晶体管M1至第四存储晶体管M4中的每一个包括栅极导体 121。栅极导体121、122和123的堆叠方向与存储单元串100中的晶体管的堆叠方向一致，相邻的栅极导体之间采用层间绝缘层隔开，从而形成栅叠层结构。

存储单元串100可以包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成第一存储晶体管M1至第四存储晶体管M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

图2示出了三维存储器件的包括存储单元200的部分的立体示意图。为了清楚起见，图2未示出三维存储器件中的各个绝缘层。

在图2所示的三维存储器件中，存储单元200包括4×4共计16 个存储单元串100，每个存储单元串100包括4个存储单元，从而形成具有4×4×4共计64个存储单元的存储器阵列。应当理解，本申请不限于此，存储单元可以包括任意多个存储单元串，例如，8×8共计64个、16×16共计256个、32×32共计1024个或64×64共计4096 个，等等，每个存储单元串中的存储单元数量也可以为任意多个，例如，8个、16个、32个或64个，等等。

在三维存储器件中，存储单元串分别包括各自的沟道柱110。成行排列的多个存储单元串具有公共的栅极导体121、122和123。栅极导体121、122和123的堆叠方向与存储单元串100中的晶体管的堆叠方向一致，相邻的栅极导体之间采用层间绝缘层隔开，从而形成栅叠层结构120。为了清楚起见，图2中未示出各层间绝缘层。

沟道柱110贯穿栅叠层结构120，并且排列成阵列。同一列的多个沟道柱110的第一端共同连接至同一条位线(即，位线BL1至BL4 之一)，第二端共同连接至衬底101并且经由衬底100形成共源极连接。

第一选择晶体管Q1的栅极导体122由栅线缝隙171分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线 (即，串选择线SSL1至SSL4之一)。

第一存储晶体管M1至第四存储晶体管M4分别连接至相应的字线。如果第一存储晶体管M1至第四存储晶体管M4的栅极导体121 由栅线缝隙171分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即，字线WL1至WL4之一)。

第二选择晶体管Q2的栅极导体可以连接成一体，并通过导电通道连接至地选择线。在一些示例中，第二选择晶体管Q2的栅极导体 123可以由栅线缝隙171分割成不同的栅线，此时栅线可以经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道 133连接至同一条地选择线GSL。

图3示出了三维存储器件的内部结构示意图。

如图3所示，三维存储器件可以包括存储单元200和外围电路 300。存储单元200可以具有例如如图2所示的结构。外围电路300 可以用于逻辑运算以及通过金属连线控制和检测三维存储器件中各存储单元的开关状态实现数据的存储和读取。外围电路通常由大量的MOS管(金属-氧化物-半导体场效应晶体管)组成。例如，在三维存储器件中，通常采用对称或不对称的高压双扩散漏端MOS器件 (Double Diffused Drain MOS)来控制存储单元的外围电路中的高压信号。同时，为了提高存储器的I/O速度，外围电路中还需要速度更快的低压器件。这就需要在一块芯片上同时具有低压逻辑器件(如微处理器MCU的智能控制电路)和高压器件(模拟或高压电路)。

作为示例，图3中仅示出了一个外围高压器件310，该外围高压器件310通过导电通道341连接至互连层342。应当理解，本申请不限于此，外围电路可以包括任意多个高压器件和低压器件。

图4A至图4G示意性示出了根据本申请实施方式的半导体器件的制造方法的各个阶段。具体地，图4A至图4G示意性示出了具有高压器件区410和低压器件区420的半导体器件400的制造方法的各个阶段。

半导体器件400可以包括衬底101以及形成在衬底101中的高压器件区410和低压器件区420。高压器件区410和低压器件区420之间由浅槽隔离区430间隔开。高压器件区410和低压器件区420均为有源区，以用于后续工艺在各个有源区中形成源极、漏极和栅极。浅槽隔离区430可以用于定义有源区或用作器件间的隔离，避免器件间发生短路。

形成浅槽隔离区430的工艺可以包括隔离氧化层沉积、掩模层沉积(如氮化物)、掩模层和氧化层刻蚀以及隔离浅槽刻蚀、用绝缘材料 (如氧化物)填充隔离浅槽、平坦化处理等工艺。

衬底101的材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等，以及这些物质的组合。在示例性实施方式中，衬底101例如是掺杂的单晶硅衬底。衬底101可以是 P型衬底或N型衬底。以N型MOS晶体管为例，可以采用P型衬底或具有P阱的N型衬底。可以理解的是，本申请不限于此，半导体衬底的掺杂类型和掺杂浓度可根据实际需要进行选择。

图4A是根据本申请的实施方式的半导体器件在制造过程中的结构示意图之一。参考图4A，衬底101可以是P型单晶硅衬底，在衬底 101中可以具有高压器件区410和低压器件区420。在高压器件区410 靠近衬底101的上表面的区域中形成高压深阱区411和高压阱区412。在低压器件区420靠近衬底101的上表面的区域中形成低压P阱区 421。高压深阱区411的形成可以是利用离子注入工艺在该区域注入了 N型掺杂离子，而高压阱区412和低压阱区421的形成可以是利用离子注入工艺分别在对应区域注入了P型掺杂离子。

在高压器件区410中，还可以形成有电压调整区417，用于调整高压器件的阈值电压。

本申请的半导体器件的制造方法将以图4A中所示的P型单晶硅衬底为例进行以下的步骤说明。但是应当理解的是，本申请中的附图所示仅为示例，并不用于限制本申请的范围和应用。本领域技术人员可以根据本申请的发明构思，在其他类型的衬底基础上做出相应的调整以达到同样的效果。

在衬底101的上表面形成为栅氧化层440。栅氧化层440可以是利用热氧化法或原位蒸汽生成法形成的氧化硅层。在形成栅氧化层 440的工艺中，可以通过合理利用掩模使得位于高压器件区410的栅氧化层440的厚度大于位于低压器件区420的栅氧化层440的厚度。减小位于低压器件区420的栅氧化层440的厚度，有利于在形成超浅结等能量较低的情况下使离子能够穿过栅氧化层440以在轻掺杂源漏区形成源极和漏极，并且源极和漏极之间不会产生沟道效应。

在栅氧化层440上形成有栅极导体413和423。具体地，在栅氧化层440上沉积多晶硅层，利用光刻与刻蚀的方法图案化多晶硅层从而形成栅极导体413和423。在示例性实施方式中，栅极导体413和 423可以为单层或多层结构。形成栅极导体413和423的材料例如可以是多晶硅、非晶硅或金属电极材料等的组合，金属电极材料可以是 TiN、TiAl、Al、TaN、TaC、W等中的一种或多种的组合。在栅极导体413和423的两侧的衬底区域，是用于形成源极区和漏极区的区域。

在栅极导体413和423的上表面及侧表面上可以分别形成有薄氧化层，以用于缓冲隔离栅极导体和后续步骤形成的氮化物。例如，可以在位于高压器件区410中的栅极导体413的表面上生长薄氧化层 441，并且可以在位于低压器件区420中的栅极导体423的表面上生长薄氧化层442。

在示例性实施方式中，用于填充浅槽隔离区430的材料、栅氧化层440的材料以及薄氧化层441和442的材料均可以是SiO₂。

随后，分别在氧化层441和442上形成氮化物层415和425。例如，可以采用原子层沉积、物理气相沉积或化学气相沉积等方法形成氮化物层415和425。氮化物层415和425的材料可以例如是Si₃N₄。氮化物层415可以在后续高压轻掺杂源漏区注入(HV LDDIMP)工艺中保护栅极导体413，以防止离子击穿薄氧化层441进入栅极导体413。

如图4B所示，在高压器件区410中进行高压轻掺杂源漏区注入，以在栅极导体413的两侧的衬底101中形成轻掺杂源漏区419。形成在栅极导体413的两侧的两个轻掺杂源漏区419中的掺杂离子类型与高压阱区412中的掺杂离子类型相反。在示例性实施方式中，高压阱区412中的掺杂离子类型可以是P型离子，而通过高压轻掺杂源漏区注入工艺注入在两个轻掺杂源漏区419中的掺杂离子类型可以是N型离子。

现有工艺中，在高压轻掺杂源漏区注入工艺之后，会使用磷酸或氢氟酸等移除形成在氧化层441和442上的氮化物层415和425，并在栅极导体413和423的两侧形成侧墙结构。之后，进行低压轻掺杂源漏区注入工艺。

与现有工艺不同，在根据本申请的实施方式的半导体器件的制造方法中，在进行了高压轻掺杂源漏区注入之后，不移除形成在氧化层 441和442上的氮化物层415和425，而是在保留氮化物层415和425 的情况下分别在栅极导体413和423的两侧形成侧墙结构。具体地，可以在栅极导体413的两侧形成第一侧墙415a和415b，并且在栅极导体423的两侧形成第一侧墙425a和425b，如图4C所示。第一侧墙 415a、415b、425a和425b可以由氮化物形成。作为示例，第一侧墙 415a、415b、425a和425b可以由Si₃N₄形成。

在形成侧墙结构之后，对低压器件区420进行低压轻掺杂源漏区注入(LVLDDIMP)，以在栅极导体423的两侧的衬底101中形成轻掺杂源漏区429，如图4D所示。形成在栅极导体413的两侧的两个轻掺杂源漏区429中的掺杂离子类型与低压阱区421中的掺杂离子类型相反。在示例性实施方式中，低压阱区421中的掺杂离子类型可以是 P型离子，而通过低压轻掺杂源漏区注入工艺注入在两个轻掺杂源漏区429中的掺杂离子类型可以是N型离子。

高压轻掺杂源漏区注入和低压轻掺杂源漏区注入之后均可以进行退火，以修复注入造成的硅表面晶体的损伤。

在进行了低压轻掺杂源漏区注入之后，如图4E所示，可以采用原子层沉积、物理气相沉积或化学气相沉积等方法在氮化物层415和 425上形成绝缘氧化层450。之后，对绝缘氧化层450执行干法刻蚀(Dry ET)，仅保留位于栅极导体413的第一侧墙415a和415b的两侧和栅极导体423的第一侧墙425a和425b的两侧的绝缘氧化层，如图4F 所示。如此，可以在栅极导体413的两侧上形成第二侧墙451和452，并且在栅极导体423的两侧上形成第二侧墙453和454，如图4G所示。

在干法刻蚀工艺中，在前序工艺中保留的氮化物层415和425可以作为刻蚀停止层，从而有效地保护栅极导体413和423不会因刻蚀而损坏。

作为示例，绝缘氧化层450可以由SiO₂形成。第二侧墙451、第一侧墙415a和薄氧化层441可以形成沉积ONO结构(氧化硅-氮化硅 -氧化硅结构)。类似地，第二侧墙452、第一侧墙415b和薄氧化层441 可以形成沉积ONO结构，第二侧墙453、第一侧墙425a和薄氧化层442可以形成沉积ONO结构，以及第二侧墙454、第一侧墙425b和薄氧化层442可以形成沉积ONO结构。

在栅极导体413和423的两侧形成的沉积ONO结构可以有效阻挡栅极区域附近的注入。换言之，通过在栅极导体413和423的两侧形成沉积ONO结构，可以有效地增加沟道长度，特别是高压器件区的沟道长度，从而防止重掺杂源漏区注入时由于源漏注入过于接近沟道而导致沟道过短甚至发生源漏连通的现象。

此外，加大高压器件区的沟道长度，可以使源漏极离子注入时导电沟道间的电场更加缓变，从而减少电场对热载流子的加速效应从而抑制热载流子效应(HCI效应)。

分别在栅极导体413和423的两侧形成了具有沉积ONO结构的侧墙之后，可以对高压器件区410进行重掺杂高压源漏区注入，以使高压器件区410的源极和漏极在栅极导体413的第二侧墙的两侧的位置处形成掺杂浓度增高的掺杂区域。在重掺杂高压源漏区注入工艺中，离子注入的掺杂浓度可以高于或远高于高压轻掺杂源漏区注入时所使用的离子注入的掺杂浓度。重掺杂源漏区可以有助于减薄金属引出时的势垒，以实现欧姆接触。

此时，在前序工艺中保留的氮化物层415还可以在重掺杂高压源漏区注入工艺中保护栅极导体413，以防止离子击穿薄氧化层441进入栅极导体413。

由于高压器件与低压器件对于热载流子效应的敏感程度是不一样的，因此可以仅针对高压器件区410进行重掺杂高压源漏区注入，而无需针对低压器件区420进行重掺杂低压源漏区注入。这样有利于在满足高压器件HCI需求的情况下，使得低压器件区域同时具备较低的开启电压，保持低压器件的运行速度。

然而，在一些实施方式中，也可以对低压器件区420进行重掺杂低压源漏区注入，以使得低压器件区420的源极和漏极具有梯度浓度。类似地，在重掺杂低压源漏区注入工艺中，离子注入的掺杂浓度也可以高于或远高于低压轻掺杂源漏区注入时所使用的离子注入的掺杂浓度。

在前序工艺中保留的氮化物层415和425可以被保留直到后续去除金属硅化物阻挡层时一并被去除。相比于在高压轻掺杂源漏区注入工艺之后去除氮化物层415和425，在后续去除金属硅化物阻挡层时一并去除氮化物层415和425可以节省一道湿法去除工艺。

图5示出了根据本申请的实施方式的半导体器件的制造方法的示意性流程图。

参考图5，在步骤S510处，分别在衬底101的高压器件区410和低压器件区420形成高压器件栅极和低压器件栅极，并在高压器件栅极和低压器件栅极的上方形成氮化物层415和425。

在衬底101的高压器件区410和低压器件区420形成高压器件栅极和低压器件栅极可以包括：在衬底的101的上表面形成栅氧化层 440；在栅氧化层440上形成栅极层；图案化栅极层以在高压器件区 410形成高压器件栅极并在低压器件区420形成低压器件栅极；以及在高压器件栅极的上表面和侧表面上以及低压器件栅极的上表面和侧表面上形成氧化层441和442。

在示例性实施方式中，形成在高压器件区410的栅氧化层440的厚度可以大于形成在低压器件区420的栅氧化层440的厚度。

在步骤S520处，在高压器件栅极的两侧的衬底101中形成高压器件区410的源极和漏极。作为示例，可以通过高压轻掺杂源漏区注入工艺在高压器件栅极的两侧的衬底101中形成高压器件区410的源极和漏极。

在步骤S530处，在高压器件栅极的两侧以及低压器件栅极的两侧形成第一侧墙，并在低压器件栅极413的第一侧墙的两侧的衬底101 中形成低压器件区420的源极和漏极。作为示例，可以通过低压轻掺杂源漏区注入工艺在低压器件栅极413的第一侧墙的两侧的衬底101 中形成低压器件区420的源极和漏极。

在步骤S540处，在高压器件栅极的第一侧墙的两侧以及低压器件栅极的第一侧墙的两侧形成第二侧墙，并在高压器件区410的源极和漏极的处于高压器件栅极的第二侧墙的两侧的位置处形成掺杂浓度增高的掺杂区域。

在示例性实施方式中，在高压器件栅极的第一侧墙的两侧以及低压器件栅极的第一侧墙的两侧形成第二侧墙可以包括：在高压器件栅极和低压器件栅极的上方沉积绝缘氧化层450；以及干法刻蚀绝缘氧化层450，仅保留位于高压器件栅极的第一侧墙的两侧和低压器件栅极的第一侧墙的两侧的绝缘氧化层450，以分别高压器件栅极的第二侧墙451和452以及低压器件栅极的第二侧墙453和454。

在步骤S550处，去除形成在高压器件栅极和低压器件栅极的上方的氮化物层415和425。可选地，可以在后续工艺去除金属硅化物阻挡层的同时，去除形成在高压器件栅极和低压器件栅极的上方的氮化物层415和425。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。