具体实施方式

虽然MIM电容逐渐成为无源器件的主流电容类型，但是，目前MIM电容的可靠性较差，难以满足应用需求。现结合一种半导体结构分析MIM电容的可靠性有待提高的原因。

参考图1，示出了一种半导体结构的结构示意图。

所述半导体结构包括：基底10；第一电极层40，位于所述基底10上；叠层结构的电容介质层50，位于所述第一电极层40上，所述电容介质层50包括由下而上依次堆叠的底部高k介质层51、防漏电介质层52和顶部高k介质层53；第二电极层60，位于所述电容介质层50上。

根据电容结构的电容值预设值，可确定底部高k介质层51和顶部高k介质层53的总沉积厚度。其中，所述底部高k介质层51和顶部高k介质层53的沉积厚度相等。

以底部高k介质层51为例，底部高k介质层51的材料为高k介质材料，底部高k介质层51的沉积厚度越大，底部高k介质层51越容易发生结晶，从而容易引起漏电流的问题，进而导致电容介质层的崩溃电压下降。同理，所述顶部高k介质层53的沉积厚度越大，所述顶部高k介质层53越容易发生结晶。

因此，目前所形成电容结构的可靠性难以得到保障。

为了解决所述技术问题，本发明实施例在第一电极层上形成叠层结构的电容介质层，所述电容介质层包括由下而上依次堆叠的底部高k介质层、防漏电介质层和顶部高k介质层，所述底部高k介质层和顶部高k介质层具有预设总沉积厚度，所述底部高k介质层的沉积厚度占所述预设总沉积厚度的比例大于所述顶部高k介质层的沉积厚度占所述预设总沉积厚度的比例，由于在第一电极层和底部高k介质层的交界面，所述底部高k介质层容易和第一电极层发生反应，从而消耗部分厚度的底部高k介质层，使得所述底部高k介质层的有效厚度(即材料为高k介质材料的厚度)减小，因此，通过使所述底部高k介质层的沉积厚度占所述预设总沉积厚度的比例大于所述顶部高k介质层的沉积厚度占所述预设总沉积厚度的比例，在预设总沉积厚度不变的情况下，增大底部高k介质层的沉积厚度、并减小顶部高k介质层的沉积厚度，使得所述底部高k介质层和顶部高k介质层的有效厚度均较小，从而提高了电容介质层的崩溃电压，进而提高电容结构的可靠性，例如，TDDB的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图2，提供基底100。

所述基底100用于为后续电容结构的形成提供工艺平台。

本实施例中，采用后段工艺形成所述电容结构，因此，所述电容结构为MIM电容。

本实施例中，为了便于图示，仅示意出电容区(未标示)的基底100，电容结构相应形成于所述电容区的基底100上。

本实施例中，所述基底100包括衬底，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述基底100内还可以形成有多种半导体器件单元、介质层和金属互连结构，例如，半导体器件单元可以为金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、电阻器、电感器、二极管、光学器件等。

本实施例中，所述基底100内形成有前层金属互连结构110，所述基底100露出所述前层金属互连结构110的顶面。

具体地，衬底上形成有前层介质层，所述前层金属互连结构110位于前层介质层中，且所述前层金属互连结构110的顶部和前层介质层的顶部相齐平。

其中，根据工艺情况，沿所述基底100表面法线方向上，所述基底100内形成有一层或多层堆叠的金属互连层，例如：第一金属(即M1)互连层、第二金属(即M2)互连层等；当金属互连层为多层时，相邻两层金属互连层之间形成有金属层间介质(Inter MetalDielectric，IMD)层，且相邻两层金属互连层通过位于两者之间的通孔(Via)互连结构实现电连接。

本实施例中，以所述前层金属互连结构110为第一金属互连层为例进行说明，所述前层金属互连结构110相应为单大马士革(single damascene)结构。

在其他实施例中，在基底内形成有多层金属互连层的情况下，所述前层金属互连结构相应为双大马士革(dual damascene)结构，包括通孔互连(Viax-1)结构以及位于所述通孔互连结构上方且与其相连的金属(Mx)互连层。

为此，继续参考图1，所述形成方法还包括：在所述基底100上形成刻蚀停止层210，所述刻蚀停止层210覆盖所述前层金属互连结构110。

在后续形成金属互连结构的过程中，所述刻蚀停止层210的表面用于在刻蚀工艺中定义刻蚀停止的位置，从而降低对所述前层金属互连结构110造成过刻蚀的概率。

本实施例中，所述刻蚀停止层210的材料为SiCN。在其他实施例中，所述刻蚀停止层的材料还可以为SiCO、SiON或SiN。

参考图3，在所述基底100上形成第一电极层300。

所述第一电极层300用于作为MIM电容的下极板(bottom plate)。

为此，所述第一电极层300的材料为金属材料。

具体地，所述第一电极层300的材料为氮化金属，使所述第一电极层300具有较高的稳定性，以改善金属离子扩散的问题。

本实施例中，所述第一电极层300的材料为TiN(氮化钛)。在其他实施例中，所述第一电极层的材料还可以为TaN(氮化钽)或WN(氮化钨)。

需要说明的是，MIM电容在后段制程中形成于相邻金属互连层之间，因此所述第一电极层310形成于所述基底100上的电容区中。

具体地，形成所述第一电极层300的步骤包括：在所述基底100上形成第一电极材料层(图未示)；图形化所述第一电极材料层，保留位于所述电容区的第一电极材料层作为第一电极层300。

本实施例中，采用物理气相沉积工艺形成所述电极材料层。在其他实施例中，也可以采用原子层沉积工艺形成所述电极材料层。

本实施例中，所述第一电极层300覆盖整个电容区(未标示)。在其他实施例中，所述第一电极层也可以位于部分的电容区中。

本实施例中，所述基底100上形成有所述刻蚀停止层210，所述第一电极层300相应形成于所述刻蚀停止层210上。

还需要说明的是，所述第一电极层300的材料为氮化金属，在氮化金属的生长过程中，氮化金属具有较强的柱状结晶态，且第一电极层300的厚度越大，其上表面的柱状结晶态越明显。

具体地，氮化金属层在基底100上生长时受益于所述基底100的平坦表面，而氮化金属层的上表面的生长方向按择优晶向生长，因此，所述第一电极层300的上表面容易具有柱状晶体305。

继续参考图2，需要说明的是，形成电极材料层之前，所述形成方法还包括：在所述刻蚀停止层210上形成层间介质层220。

所述层间介质层220用于作为所述第一电极层300和刻蚀停止层210之间的过渡层，以降低所述第一电极层300因应力而出现分层(Delamination)或碎裂(crack)问题的概率。

所述层间介质层220还用于实现所述前层金属互连结构110与后续所形成金属互连结构之间的隔离。

为此，本实施例中，所述层间介质层220的材料为氧化硅。

在其他实施例中，所述层间介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)。例如：SiOH、SiOCH、FSG、BSG、PSG、BPSG、氢化硅倍半氧烷或甲基硅倍半氧烷。

相应的，如图3所示，本实施例中，所述第一电极层300形成于所述层间介质层220上。

结合参考图4至图6，在所述第一电极层300上形成叠层结构的电容介质层400(如图6所示)、以及位于所述电容介质层400上的第二电极层500(如图5所示)，所述电容介质层400包括由下而上依次堆叠的底部高k介质层410(如图6所示)、防漏电介质层420(如图6所示)和顶部高k介质层430(如图6所示)，所述底部高k介质层410和顶部高k介质层430具有预设总沉积厚度，所述底部高k介质层410的沉积厚度占所述预设总沉积厚度的比例大于所述顶部高k介质层430的沉积厚度占所述预设总沉积厚度的比例。

本实施例中，根据电容结构的电容值的预设值，能够确定所述预设总沉积厚度，且所述预设总沉积厚度为所述底部高k介质层410和顶部高k介质层430的沉积厚度的总值。所述底部高k介质层410的沉积厚度指的是：形成所述底部高k介质层410时的物理厚度；所述顶部高k介质层430的沉积厚度指的是：形成所述顶部高k介质层430时的物理厚度。

本实施例中，所述电容介质层400为非对称结构，即所述底部高k介质层410的沉积厚度大于所述顶部高k介质层430的沉积厚度，从而使所述底部高k介质层410的沉积厚度占所述预设总沉积厚度的比例大于所述顶部高k介质层430的沉积厚度占所述预设总沉积厚度的比例。

在所述第一电极层300和底部高k介质层410的交界面，所述底部高k介质层410容易和第一电极层300发生反应，以形成反应层，从而消耗部分厚度的底部高k介质层410，使得底部高k介质层410的有效厚度(即材料为高k介质材料的厚度)减小；而且，所述第一电极层300的上表面容易具有柱状晶体305，在所述第一电极层300的表面形成底部高k介质层410后，所述底部高k介质层410会先填充于所述柱状晶体305之间的间隙中，且与第一电极层300相反应，从而形成反应层。例如，当第一电极层300的材料为氮化钛、底部高k介质层410的材料为氧化铪时，所述底部高k介质层410和第一电极层300相反应，生成的反应层为TiO_xN_y层。

其中，反应层发生结晶的概率较低，且所述底部高k介质层410的沉积厚度与所述反应层厚度的差值，为所述底部高k介质层410的有效厚度。所述底部高k介质层410的有效厚度越大，所述底部高k介质层410越容易发生结晶，且所述底部高k介质层410中被消耗的厚度对结晶问题的影响较小。因此，通过使所述底部高k介质层410的沉积厚度占所述预设总沉积厚度的比例大于所述顶部高k介质层430的沉积厚度占所述预设总沉积厚度的比例，以调整所述底部高k介质层410和顶部高k介质层430各自占电容介质层400总厚度的比例，在预设总沉积厚度不变的情况下，增大所述底部高k介质层410的沉积厚度、并减小顶部高k介质层430的沉积厚度，使得所述底部高k介质层410和顶部高k介质层430的有效厚度均较小，从而改善底部高k介质层410和顶部高k介质层430的结晶问题，相应能够改善由结晶所引起的漏电流问题，从而提高了电容介质层的崩溃电压，进而提高电容结构的可靠性，例如，TDDB的性能。

也就是说，由于部分厚度的底部高k介质层410会被消耗，即使增大所述底部高k介质层410的沉积厚度，所述底部高k介质层410的有效厚度仍较小，所述底部高k介质层410不易发生结晶。而增大所述底部高k介质层410的沉积厚度，所述顶部高k介质层430的沉积厚度相应减小，所述顶部高k介质层430也不易发生结晶。

而且，由电容公式可知，单个电容结构的电容值与电容介质层400的厚度成反比，因此，本实施例中，在增大所述底部高k介质层410的沉积厚度的同时，减小顶部高k介质层430的沉积厚度，使得预设总沉积厚度不发生改变，从而有利于减小对电容结构的电容值的影响。

所述电容介质层400用于作为MIM电容中的绝缘层。

本实施例中，所述电容介质层400包括由下而上依次堆叠的底部高k介质层410、防漏电介质层420和顶部高k介质层430。

高k介质层的沉积厚度达到一定数值后，其形成质量容易变差，为此，通过底部高k介质层410和顶部高k介质层430，使所述电容介质层400的厚度满足电容结构的性能需求的同时，使所述电容介质层400具有较好的形成质量。

所述底部高k介质层410和顶部高k介质层430的材料均为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高MIM电容的电容密度。

所述底部高k介质层410的材料包括氧化钛、氧化钴、氧化镍、氧化铜、氧化锌、氧化锆、氧化铪、氧化钽、氧化钨、钛酸锶(SrTiO₃)、锆酸锶(SrZrO₃)或钌酸锶(SrRuO₃)。本实施例中，所述底部高k介质层410的材料为氧化铪。

所述顶部高k介质层430的材料包括氧化钛、氧化钴、氧化镍、氧化铜、氧化锌、氧化锆、氧化铪、氧化钽、氧化钨、钛酸锶、锆酸锶或钌酸锶。本实施例中，所述顶部高k介质层430的材料为氧化铪。

需要说明的是，所述顶部高k介质层430的沉积厚度与所述底部高k介质层410的沉积厚度的比值不宜过小，也不宜过大。如果所述比值过大，则所述顶部高k介质层430的沉积厚度仍较大，难以显著改善所述顶部高k介质层430的结晶问题；如果所述比值过小，则容易导致所述底部高k介质层410的沉积厚度过大，从而容易引起所述底部高k介质层410的结晶问题。为此，本实施例中，所述顶部高k介质层430的沉积厚度与所述底部高k介质层410的沉积厚度的比值为0.5至0.9。例如，所述比值为0.6、0.7或0.8。

还需要说明的是，所述底部高k介质层410的沉积厚度不宜过小，也不宜过大。如果所述底部高k介质层410的沉积厚度过小，则难以补偿底部高k介质层410填充于柱状晶体305之间的间隙中所需要的厚度、以及底部高k介质层410与第一电极层300相反应所消耗的厚度，而且，所述顶部高k介质层430的沉积厚度仍较大，难以显著改善所述顶部高k介质层430的结晶问题；如果所述底部高k介质层410的沉积厚度过大，则容易引起所述底部高k介质层410的结晶问题。为此，本实施例中，所述底部高k介质层410的沉积厚度为1.5纳米至4纳米。例如，所述底部高k介质层410的沉积厚度为2纳米、2.5纳米、3纳米、3.5纳米。

通过在两层高k介质层之间形成防漏电介质层420，有利于减小所述电容结构的漏电流、提高所述电容结构的抗击穿性能。

所述防漏电介质层420的材料设置为：所述防漏电介质层420的材料的禁带宽度较大，从而有利于减小漏电流。

因此，所述防漏电介质层420的材料包括氧化铝、氧化硅或氮化硅。

本实施例中，所述防漏电介质层420的材料为氧化铝。氧化铝的禁带宽度更大，使得所述电容介质层400不容易发生漏电和被击穿，而且，氧化铝的介电常数也更大，有利于提高电容结构的电容密度。

需要说明的是，所述顶部高k介质层430形成在所述防漏电介质层420上，所述防漏电介质层420的顶面不会形成柱状晶体，且所述顶部高k介质层430不易与防漏电介质层420发生反应。

所述第二电极层500用于作为MIM电容的上极板(top plate)。

为此，所述第二电极层500的材料为金属材料。

具体地，所述第二电极层500的材料为氮化金属。本实施例中，所述第二电极层500的材料为TiN。在其他实施例中，所述第二电极层的材料还可以为TaN或WN。

对所述第二电极层500的具体描述，可参考前述对第一电极层300的相应描述，在此不再赘述。

本实施例中，所述第二电极层500形成于部分的第一电极层300上方，所述电容介质层400形成于第二电极层500和第一电极层300之间。所述第二电极层500露出所述第一电极层300，以便于后续分别形成与位于第二电极层500一侧的第一电极层300顶部相连的第一导电柱、以及与第二电极层500顶部相连的第二导电柱。

因此，本实施例中，在形成第二电极层500之后，形成电容介质层400。

相应的，如图4所示，在所述基底100上形成第一电极层300之后，在所述第一电极层300上形成电容介质层400、以及位于所述电容介质层400上的第二电极层500之前，所述形成方法还包括：形成覆盖所述第一电极层300的叠层结构的电容介质膜405，所述电容介质膜405包括由下而上依次堆叠的底部高k介质膜415、防漏电介质材料层425和顶部高k介质膜435，所述底部高k介质膜415和顶部高k介质膜435具有预设总沉积厚度，所述底部高k介质膜415的沉积厚度占所述预设总沉积厚度的比例大于所述顶部高k介质膜435的沉积厚度占所述预设总沉积厚度的比例。

所述电容介质膜405用于为后续形成电容介质层做准备。

具体地，所述底部高k介质膜415用于为形成底部高k介质层做准备，所述防漏电介质材料层425用于为后续形成防漏电介质层做准备，所述顶部高k介质膜435用于为后续形成顶部高k介质层做准备。

本实施例中，所述底部高k介质膜415的材料为氧化铪，所述防漏电介质材料层425的材料为氮化硅，所述顶部高k介质膜435的材料为氧化铪。

本实施例中，采用原子层沉积工艺形成所述电容介质膜405。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的电容介质膜405。通过选用原子层沉积工艺，有利于提高电容介质膜405的厚度均一性，使电容介质膜405中各膜层的厚度能够得到精确控制。

在其他实施例中，还可以采用其他沉积工艺形成所述电容介质膜，例如：等离子体化学气相沉积工艺等。

结合参考图4和图5，形成所述第二电极层500的步骤相应包括：形成覆盖所述电容介质膜405的电极膜505(如图4所示)；图形化所述电极膜505，形成位于部分的所述第一电极层300上方的第二电极层500。

本实施例中，采用物理气相沉积工艺形成所述电极膜505。在其他实施例中，也可以采用原子层沉积工艺形成所述电极膜。

本实施例中，采用干法刻蚀工艺(例如，各向异性干法刻蚀工艺)，图形化所述电极膜505。干法刻蚀工艺具有各向异性刻蚀的特性，从而有利于提高第二电极层500的侧壁形貌质量。

具体地，所述干法刻蚀工艺为等离子体干法刻蚀工艺。

参考图6，形成所述电容介质层400的步骤包括：形成所述第二电极层500后，去除所述第二电极层500露出的所述电容介质膜405(如图5所示)，保留位于所述第二电极层500和第一电极层300之间剩余的电容介质膜405作为电容介质层400。

本实施例中，采用干法刻蚀工艺(例如，各向异性干法刻蚀工艺)，刻蚀去除所述第二电极层500露出的所述电容介质膜405。干法刻蚀工艺具有各向异性刻蚀的特性，从而有利于提高电容介质层400的侧壁形貌质量。

具体地，所述干法刻蚀工艺为等离子体干法刻蚀工艺。

在另一些实施例中，在所述基底上形成第一电极层的步骤中，所述第一电极层覆盖部分电容区的基底，所述电容介质层保形覆盖所述第一电极层的顶部和侧壁。相应的，所述第二电极层覆盖所述电容介质层的顶部和侧壁，并延伸覆盖所述第一电极层露出的基底。

在该实施例中，所述电容介质层不仅形成于第一电极层的顶部，还形成于所述第一电极层的侧壁，这增加了MIM电容中上极板和下极板之间的有效面积，使所述第二电极层、第一电极层、以及位于第一电极层顶部的电容介质层构成一个电容，所述第二电极层、第一电极层、以及位于第一电极层侧壁的电容介质层构成另外四个电容(即四个侧壁电容)，所形成的电容结构中包含了五个并联电容，并联电容的总电容值等于各电容值之和，因此，在同等基底面积等其他条件相同的情况下，增大了电容结构的电容密度，使得MIM电容的性能能够满足应用需求。

需要说明的是，以前述形成在所述刻蚀停止层210上的层间介质层220作为第一层间介质层。

结合参考图7，在所述第一电极层300上形成电容介质层400、以及位于所述电容介质层400上的第二电极层500后，所述形成方法还包括：形成覆盖所述第二电极层500、电容介质层400和第一电极层300的第二层间介质层600。

所述第二层间介质层600用于为后续形成电连接所述第一电极层300和第二电极层500的导电柱提供工艺平台。

本实施例中，由于MIM电容在后段制程中形成于金属互连结构上，所述第二层间介质层340还用于作为平坦层，以提高后续金属层间介质层的顶面平坦度。

本实施例中，所述第二层间介质层600的材料为氧化硅。

需要说明的是，与金属层间介质层的材料(例如，低k介质材料或超低k介质材料)相比，所述第二层间介质层600的致密度更高，从而使所述第二层间介质层600在平坦化工艺后具有较高的顶面平坦度。

具体地，依次进行沉积工艺和平坦化工艺，形成所述第二层间介质层600。

本实施例中，所述沉积工艺为化学气相沉积工艺。

在其他实施例中，所述第二层间介质层即为金属层间介质层，还用于后续形成金属互连结构提供工艺平台。

参考图8，在所述第二电极层500一侧的第二层间介质层600中形成第一开口602，所述第一开口602露出所述第一电极层300的顶部；在所述第二电极层500顶部的第二介质层600中形成第二开口601，所述第二开口601露出所述第二电极层500顶部。

所述第一开口602用于为后续形成电连接所述第一电极层300的第一导电柱提供空间位置，所述第二开口601用于为后续形成电连接所述第二电极层500的第二导电柱提供空间位置。

本实施例中，通过掩膜的方式，刻蚀所述第二层间介质层600，以形成所述第一开口602和第二开口601。

本实施例中，为了提高所述第一开口602和第二开口601的侧壁形貌质量，采用各向异性干法刻蚀工艺，刻蚀所述第二层间介质层600，例如：采用等离子体干法刻蚀工艺进行所述刻蚀步骤。

具体地，可以在形成金属互连结构的双大马士革工艺过程中，形成所述第一开口602和第二开口601。

本实施例中，采用各向异性干法刻蚀工艺，刻蚀所述第二层间介质层600。在其他实施例中，还可以采用干法刻蚀和湿法刻蚀相结合的刻蚀工艺进行刻蚀。

需要说明的是，由于所述第二电极层500露出第一电极层300，所述电容介质层400形成于第二电极层500和第一电极层300之间，因此，在形成所述第一开口602和第二开口601的过程中，仅刻蚀所述第二层间介质层600，刻蚀工艺较为简单。

本实施例中，第一开口602形成于第二电极层500一侧的第二层间介质层600中，第二开口601形成于所述第二电极层500顶部的第二介质层600中，使得第一开口602和第二开口601之间具有一定距离，从而增大了形成所述第一开口602和第二开口601的工艺窗口，且有利于降低工艺风险。

参考图9，在所述第一开口602(如图8所示)内形成第一导电柱620，在所述第二开口601(如图8所示)内形成第二导电柱610。

所述第一导电柱620用于作为所述第一电极层300的外接电极，所述第二导电柱610用于作为所述第二电极层500的外接电极，从而实现MIM电容与外部电路的电连接。

本实施例中，所述第一导电柱620和第二导电柱610的材料为铜。在其他实施例中，还可以采用其他导电材料，例如：铝或钨。

本实施例中，向所述第一开口602和第二开口601内填充导电材料后，对所述导电材料进行平坦化处理，保留所述第一开口602内的导电材料作为所述第一导电柱620，保留所述第二开口601内的导电材料作为所述第二导电柱610。

具体地，利用电镀工艺，向所述第一开口602和第二开口601内填充导电材料。

相应的，本发明还提供一种半导体结构。继续参考图9，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底100；第一电极层300，位于所述基底100上；叠层结构的电容介质层400，位于所述第一电极层300上，所述电容介质层400包括由下而上依次堆叠的底部高k介质层410、防漏电介质层420和顶部高k介质层430，所述底部高k介质层410和顶部高k介质层430具有预设总沉积厚度，所述底部高k介质层410的沉积厚度占所述预设总沉积厚度的比例大于所述顶部高k介质层430的沉积厚度占所述预设总沉积厚度的比例；第二电极层500，位于所述电容介质层400上。

本实施例中，采用后段工艺形成所述电容结构，因此，所述电容结构为MIM电容。

根据电容结构的电容值的预设值，确定所述预设总沉积厚度，且所述预设总沉积厚度为所述底部高k介质层410和顶部高k介质层430的沉积厚度的总值。所述底部高k介质层410的沉积厚度指的是：形成所述底部高k介质层410时的物理厚度；所述顶部高k介质层430的沉积厚度指的是：形成所述顶部高k介质层430时的物理厚度。

本实施例中，所述电容介质层400为非对称结构，所述底部高k介质层410的沉积厚度大于所述顶部高k介质层430的沉积厚度。

在所述第一电极层300和底部高k介质层410的交界面，所述底部高k介质层410容易和第一电极层300发生反应，从而消耗部分厚度的底部高k介质层410，使得底部高k介质层410的有效厚度(即材料为高k介质材料的厚度)减小；而且，所述第一电极层300的上表面容易具有柱状晶体305，在所述第一电极层300的表面形成底部高k介质层410后，所述底部高k介质层410会先填充于柱状晶体305之间的间隙中，且与第一电极层300相反应。底部高k介质层410和第一电极层300相反应，从而形成反应层。例如，当第一电极层300的材料为氮化钛、底部高k介质层410的材料为氧化铪时，所述底部高k介质层410和第一电极层300相反应，生成的反应层为TiO_xN_y层。

其中，反应层发生结晶的概率较低，且所述底部高k介质层410的沉积厚度与所述反应层厚度的差值，为所述底部高k介质层410的有效厚度。所述底部高k介质层410的有效厚度越大，所述底部高k介质层410越容易发生结晶，且所述底部高k介质层410中被消耗的厚度对结晶问题的影响较小。因此，通过使所述底部高k介质层410的沉积厚度占所述预设总沉积厚度的比例大于所述顶部高k介质层430的沉积厚度占所述预设总沉积厚度的比例，以调整所述底部高k介质层410和顶部高k介质层430各自占电容介质层400总厚度的比例，在预设总沉积厚度不变的情况下，增大所述底部高k介质层410的沉积厚度、并减小顶部高k介质层430的沉积厚度，使得所述底部高k介质层410和顶部高k介质层430的有效厚度均较小，从而改善底部高k介质层410和顶部高k介质层430的结晶问题，相应能够改善由结晶所引起的漏电流问题，从而提高了电容介质层的崩溃电压，进而提高电容结构的可靠性，例如，TDDB的性能。

也就是说，由于部分厚度的底部高k介质层410会被转化为反应层，即使增大所述底部高k介质层410的沉积厚度，所述底部高k介质层410的有效厚度仍较小，所述底部高k介质层410不易发生结晶。而增大所述底部高k介质层410的沉积厚度，所述顶部高k介质层430的沉积厚度相应减小，所述顶部高k介质层430也不易发生结晶。

而且，由电容公式可知，单个电容结构的电容值与电容介质层400的厚度成反比，因此，本实施例中，在增大所述底部高k介质层410的沉积厚度的同时，减小顶部高k介质层430的沉积厚度，使得预设总沉积厚度不发生改变，从而有利于减小对电容结构的电容值的影响。

本实施例中，为了便于图示，仅示意出电容区(未标示)的基底100，电容结构相应形成于所述电容区的基底100上。

本实施例中，所述基底100包括衬底，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述基底100内还可以形成有多种半导体器件单元、介质层和金属互连结构，例如，半导体器件单元可以为金属氧化物半导体场效应晶体管、双极结晶体管、电阻器、电感器、二极管、光学器件等。

本实施例中，所述基底100中形成有前层金属互连结构110，所述基底100露出所述前层金属互连结构110的顶面。具体地，所述衬底上形成有前层介质层，所述前层金属互连结构110位于所述前层介质层中，且所述前层金属互连结构110的顶部和所述前层介质层的顶部相齐平。

其中，根据工艺情况，沿基底100表面法线方向上，所述基底100内形成有一层或多层堆叠的金属互连层，例如：第一金属互连层、第二金属互连层等；当金属互连层为多层时，相邻两层金属互连层之间形成有金属层间介质层，且相邻两层金属互连层通过位于两者之间的通孔互连结构实现电连接。

本实施例中，以所述前层金属互连结构110为第一金属互连层为例进行说明，所述前层金属互连结构110相应为单大马士革结构。在其他实施例中，在基底内形成有多层金属互连层的情况下，所述前层金属互连结构相应为双大马士革结构，包括通孔互连结构以及位于所述通孔互连结构上方且与其相连的金属互连层。

本实施例中，所述半导体结构还包括：位于所述基底100上的刻蚀停止层210，所述刻蚀停止层210覆盖所述前层金属互连结构110。

所述刻蚀停止层210的表面用于在刻蚀工艺中定义刻蚀停止的位置，从而降低对所述前层金属互连结构110造成过刻蚀的概率。

本实施例中，所述刻蚀停止层210的材料为SiCN。在其他实施例中，所述刻蚀停止层的材料还可以为SiCO、SiON或SiN。

所述第一电极层300用于作为MIM电容的下极板。为此，所述第一电极层300的材料为金属材料。具体地，所述第一电极层300的材料为氮化金属，使所述第一电极层300具有较高的稳定性，以改善金属离子扩散的问题。

本实施例中，所述第一电极层300的材料为TiN(氮化钛)。在其他实施例中，所述第一电极层的材料还可以为TaN(氮化钽)或WN(氮化钨)。

需要说明的是，MIM电容在后段制程中形成于相邻金属互连层之间，因此所述第一电极层310形成于所述基底100上的电容区中。

本实施例中，所述第一电极层300覆盖整个电容区(未标示)。在其他实施例中，所述第一电极层也可以位于部分的电容区中。

本实施例中，所述基底100上形成有刻蚀停止层210，所述第一电极层300相应形成于所述刻蚀停止层210上。

还需要说明的是，所述第一电极层300的材料为氮化金属，在氮化金属的生长过程中，氮化金属具有较强的柱状结晶态，且第一电极层300的厚度越大，其上表面的柱状结晶态越明显。具体地，氮化金属层在基底100上生长时受益于所述基底100的平坦表面，而氮化金属层的上表面的生长方向按择优晶向生长，因此，所述第一电极层300的上表面容易具有柱状晶体305。

本实施例中，所述半导体结构还包括：位于所述刻蚀停止层210上的层间介质层220。

所述层间介质层220用于作为所述第一电极层300和刻蚀停止层210之间的过渡层，以降低所述第一电极层300因应力而出现分层或碎裂问题的概率。

层间介质层220还用于实现前层金属互连结构110与后续所形成金属互连结构之间的隔离。本实施例中，层间介质层220的材料为氧化硅。在其他实施例中，层间介质层的材料还可以为低k介质材料或超低k介质材料。例如：SiOH、SiOCH、FSG、BSG、PSG、BPSG、氢化硅倍半氧烷或甲基硅倍半氧烷。

相应的，所述第一电极层300位于层间介质层220上。

所述电容介质层400用于作为MIM电容中的绝缘层。本实施例中，电容介质层400包括由下而上依次堆叠的底部高k介质层410、防漏电介质层420和顶部高k介质层430。

高k介质层的沉积厚度达到一定数值后，其形成质量容易变差，为此，通过底部高k介质层410和顶部高k介质层430，使所述电容介质层400的厚度满足电容结构的性能需求的同时，使所述电容介质层400具有较好的形成质量。

所述底部高k介质层410和顶部高k介质层430的材料均为高k介质材料。通过选用高k介质材料，有利于提高MIM电容的电容密度。

所述底部高k介质层410的材料包括氧化钛、氧化钴、氧化镍、氧化铜、氧化锌、氧化锆、氧化铪、氧化钽、氧化钨、钛酸锶、锆酸锶或钌酸锶。本实施例中，所述底部高k介质层410的材料为氧化铪。

所述顶部高k介质层430的材料包括氧化钛、氧化钴、氧化镍、氧化铜、氧化锌、氧化锆、氧化铪、氧化钽、氧化钨、钛酸锶、锆酸锶或钌酸锶。本实施例中，所述顶部高k介质层430的材料为氧化铪。

需要说明的是，所述顶部高k介质层430的沉积厚度与底部高k介质层410的沉积厚度的比值不宜过小，也不宜过大。如果所述比值过大，则所述顶部高k介质层430的沉积厚度仍较大，难以显著改善所述顶部高k介质层430的结晶问题；如果所述比值过小，则容易导致所述底部高k介质层410的沉积厚度过大，从而容易引起所述底部高k介质层410的结晶问题。为此，本实施例中，所述顶部高k介质层430的沉积厚度与所述底部高k介质层410的沉积厚度的比值为0.5至0.9。例如，所述比值为0.6、0.7或0.8。

还需要说明的是，底部高k介质层410的沉积厚度不宜过小，也不宜过大。如果底部高k介质层410的沉积厚度过小，则难以补偿底部高k介质层410填充于柱状晶体305之间的间隙中所消耗的厚度、以及底部高k介质层410与第一电极层300相反应所消耗的厚度，而且，顶部高k介质层430的沉积厚度仍较大，难以显著改善顶部高k介质层430的结晶问题；如果底部高k介质层410的沉积厚度过大，则容易引起底部高k介质层410的结晶问题。为此，本实施例中，底部高k介质层410的沉积厚度为1.5纳米至4纳米。例如，所述底部高k介质层410的沉积厚度为2纳米、2.5纳米、3纳米或3.5纳米。

通过在两层高k介质层之间形成防漏电介质层420，有利于减小所述电容结构的漏电流、提高所述电容结构的抗击穿性能。所述防漏电介质层420的材料设置为：防漏电介质层420的材料的禁带宽度较大，从而有利于减小漏电流。

因此，所述防漏电介质层420的材料包括氧化铝、氧化硅或氮化硅。本实施例中，所述防漏电介质层420的材料为氧化铝。

所述第二电极层500用于作为MIM电容的上极板。为此，所述第二电极层500的材料为金属材料。具体地，所述第二电极层500的材料为氮化金属。本实施例中，所述第二电极层500的材料为TiN。在其他实施例中，所述第二电极层的材料还可以为TaN或WN。

对所述第二电极层500的具体描述，可参考前述对第一电极层300的相应描述，在此不再赘述。

本实施例中，所述第二电极层500位于部分的第一电极层300上方，电容介质层400形成于第二电极层500和第一电极层300之间。

在其他实施例中，所述第一电极层覆盖部分电容区的基底，所述电容介质层保形覆盖第一电极层的顶部和侧壁。相应的，所述第二电极层覆盖电容介质层的顶部和侧壁，并延伸覆盖所述第一电极层露出的基底。在该实施例中，所述电容介质层不仅形成于第一电极层的顶部，还形成于第一电极层的侧壁，这增加了MIM电容中上极板和下极板之间的有效面积，使所述第二电极层、第一电极层、以及位于第一电极层顶部的电容介质层构成一个电容，所述第二电极层、第一电极层、以及位于第一电极层侧壁的电容介质层构成另外四个电容(即四个侧壁电容)，所形成的电容结构中包含了五个并联电容，并联电容的总电容值等于各电容值之和，因此，在同等基底面积等其他条件相同的情况下，增大了电容结构的电容密度，使得MIM电容的性能能够满足应用需求。

需要说明的是，以前述形成在所述刻蚀停止层210上的层间介质层220作为第一层间介质层。

所述半导体结构还包括：第二层间介质层600，覆盖所述第二电极层500、电容介质层400和第一电极层300。

所述第二层间介质层600用于为形成电连接第一电极层300和第二电极层500的导电柱提供工艺平台。

本实施例中，由于MIM电容在后段制程中形成于金属互连结构上，第二层间介质层340还用于作为平坦层，以提高后续金属层间介质层的顶面平坦度。

本实施例中，所述第二层间介质层600的材料为氧化硅。与金属层间介质层的材料(例如，低k介质材料或超低k介质材料)相比，所述第二层间介质层600的致密度更高，从而使所述第二层间介质层600在平坦化工艺后具有较高的顶面平坦度。

在其他实施例中，所述第二层间介质层即为金属层间介质层，还用于后续形成金属互连结构提供工艺平台。

本实施例中，所述半导体结构还包括：第一导电柱620，贯穿所述第二电极层500一侧的第二层间介质层600，所述第一导电柱620与第一电极层300顶部电连接；第二导电柱610，贯穿所述第二电极层500顶部的第二介质层600，所述第二导电柱610与第二电极层500顶部电连接。

所述第一导电柱620用于作为第一电极层300的外接电极，所述第二导电柱610用于作为第二电极层500的外接电极，从而实现MIM电容与外部电路的电连接。

需要说明的是，由于所述第二电极层500露出第一电极层300，所述电容介质层400位于第二电极层500和第一电极层300之间，因此，在形成第一导电柱620和第二导电柱610的过程中，仅刻蚀第二层间介质层600，刻蚀工艺较为简单。而且，第一导电柱620和第二导电柱610之间具有一定距离，从而增大了形成所述第一导电柱620和第二导电柱610的工艺窗口，且有利于降低工艺风险。

本实施例中，所述第一导电柱620和第二导电柱610的材料为铜。在其他实施例中，还可以采用其他导电材料，例如：铝或钨。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。