阅读说明：本技术 封装上高带宽谐振开关电容器电压调节器 (Packaged high bandwidth resonant switched capacitor voltage regulator ) 是由 林克尔·简 乔纳森·道格拉斯 希瓦达山·拉杰斯 于 2020-05-13 设计创作，主要内容包括：公开了一种N:1(其中N是诸如3或更高的整数)谐振星形拓扑转换器,该转换器从诸如电池或其他源的较高供电电源(例如,12.6V)生成用于处理器(例如,片上系统(SOC))的输入电源(例如,1.8V)。与主板上带有离散电感器和电容器的电压调节器不同,基于谐振星形拓扑的调节器可以通过管芯上组件和封装上组件的组合来实现。在一个示例中,N:1谐振星形拓扑的电容器实现为多层陶瓷电容器(MLCC)。基于N:1谐振星形拓扑的调节器的架构导致高带宽。例如,与传统的降压式电压调节器相比,基于N:1谐振星形拓扑的调节器表现出高出十倍的带宽。(An N:1 (where N is an integer such as 3 or higher) resonant star topology converter is disclosed that generates an input power supply (e.g., 1.8V) for a processor (e.g., a system on a chip (SOC)) from a higher power supply (e.g., 12.6V) such as a battery or other source. Unlike voltage regulators with discrete inductors and capacitors on the motherboard, regulators based on a resonant star topology can be implemented by a combination of on-die and on-package components. In one example, the capacitor of the N:1 resonant star topology is implemented as a multilayer ceramic capacitor (MLCC). The architecture of regulators based on the N:1 resonant star topology results in high bandwidth. For example, regulators based on an N:1 resonant star topology exhibit ten times higher bandwidth than traditional buck voltage regulators.)

具体实施方式

一些实施例公开了一种N:1(其中N是诸如3或更大的整数)谐振星形拓扑，该谐振星形拓扑从诸如电池或其他电源的较高供电电源(例如，12.6V)生成用于处理器(例如，片上系统(SOC))的输入电源(例如，1.8V)。传统的开关电容器电路会遭受充放电损耗。这些损耗通过寄生电感消除，从而实现高转换效率。

N:1谐振星形拓扑使用高自谐振频率的电容器和以例如200MHz切换的小电感器。在一些实施例中，小电感器可通过寄生电感来实现。N:1谐振星形拓扑的架构允许在封装上容纳无源器件(例如，电容器)。如此，与主板上带有离散电感器和电容器的电压调节器不同，基于谐振星形拓扑的调节器可通过管芯上组件和封装上组件的组合来实现。在一些实施例中，N:1谐振星形拓扑的电容器实现为多层陶瓷电容器(MLCC)。在一些实施例中，当N数值低(例如，2、3)时，可在管芯上制造电容器。基于N:1谐振星形拓扑的调节器的架构导致高带宽。例如，与传统的降压式电压调节器相比，基于N:1谐振星形拓扑的调节器表现出了高出十倍的带宽。根据各种实施例和附图，其他技术效果将显而易见。

在以下描述中，讨论了若干细节来提供对本公开的实施例的更全面的解释。然而，对于本领域技术人员显而易见的是，本公开的实施例可以在没有这些具体细节的情况下实施。在其他示例下，众所周知的结构和设备以框图形式而不是详细示出，以避免混淆本公开的实施例。

应注意的是，在实施例的对应附图中，信号用线表示。一些线可能更粗，用以指示更多的组成信号路径，和/或在一端或多端具有箭头，用以指示主要信息流方向。此类指示并非旨在进行限制。相反，这些线与一个或多个示例性实施例结合使用，以便于更容易地理解电路或逻辑单元。按设计需要或偏好指定的任何代表信号实际上可以包括一个或多个可以沿任一方向行进的信号，并且可以用任何合适类型的信号方案来实现。

在整个说明书和权利要求中，术语“连接”是指没有任何中间器件的直接连接，诸如被连接的事物之间的电、机械、或磁连接。

术语“耦接”是指通过一个或多个无源或有源中间器件的直接或间接连接，诸如被连接的事物之间的直接电、机械、或磁连接或间接连接。

本文的术语“相邻”通常是指一个事物的位置挨着(例如，紧挨或紧靠但之间有一个或多个事物)或邻接(例如，毗邻)另一事物的位置。

术语“电路”或“模块”可以指被布置为彼此协作以提供期望的功能的一个或多个无源和/或有源组件。

术语“信号”可以指至少一个电流信号、电压信号、磁信号、或数据/时钟信号。“一个”、“一”、和“该”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。

术语“缩放”通常是指将设计(示意图和布局)从一种处理技术转换到另一种处理技术，并且随后可以减小布局面积。在一些情况下，缩放还指放大从一种处理技术到另一种处理技术的设计，并随后可以增加布局面积。术语“缩放”通常也指缩小或放大同一技术节点内的布局和器件。术语“缩放”还可以指相对于另一个参数(例如，电源电平)调整(例如，减小或加大——即分别按比例缩小或按比例放大)信号频率。术语“基本上”、“接近”、“大约”、“几乎”、和“约”通常是指在目标值的+/-10％内。

除非另有说明，否则使用序数形容词“第一”、“第二”、和“第三”等来描述通用对象，仅表明所指代的是相同对象的不同实例，并不意味着如此描述的对象必须在时间、空间、排序、或以任何其他方式按给定顺序。

出于本公开的目的，短语“A和/或B”和“A或B”是指(A)、(B)、或(A和B)。出于本公开的目的，短语“A、B、和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B、和C)。

说明书和权利要求中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上方”、“下方”等(如果有)用于描述的目的，而并不一定用于描述永久的相对位置。

需要指出的是，图中与任何其他图中的元件具有相同附图标记(或名称)的那些元件可以与所描述的方式类似的任何方式操作或起作用，但并不限于此。

出于实施例的目的，本文描述的各种电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管或其衍生物，其中MOS晶体管包括漏极、源极、栅极、和体端子。晶体管和/或MOS晶体管衍生物还包括三栅极晶体管和FinFET晶体管、全环绕栅极晶体管(Gate AllAround Cylindrical Transistor)、隧穿FET(Tunneling FET，TFET)、方线或矩形带状晶体管、铁电FET(ferroelectric FET，FeFET)、或其他实现晶体管功能的器件(如碳纳米管或自旋电子器件)。MOSFET对称的源极端子和漏极端子在本文中为相同的端子并且可以互换使用。另一方面，TFET器件具有不对称的源极端子和漏极端子。本领域技术人员将理解的是，在不偏离本公开的范围的情况下，可以使用其他晶体管，例如双极结型晶体管(BJT PNP/NPN)、BiCMOS、CMOS等。

图1图示了根据一些实施例的具有谐振开关电容器星形拓扑以向处理器或片上系统提供输入电源的系统100。系统100包括电源101(例如，电池或12.6V电源)、N:1谐振开关电容器电压转换器(例如，7:1谐振开关电容器星形拓扑)、和负载(例如，处理器或SOC105)。电源101在电源轨103上向转换器102提供输入电源电压Vin。然后，转换器102使该输入电源电压Vin下降到例如1.8V，并将其作为经调节的输出电源Vout提供在输出电源轨104上。然后，负载(例如，处理器105或SOC)将Vout用作输入电源Vin。输入电源由诸如低压降调节器(LDO)或完全集成开关电压调节器(FIVR)105a的调节器接收，并且经调节的输出电源Vout被提供到处理器105的一个或多个功率域。这些功率域可以包括诸如处理器核、高速缓存、I/O电路等的逻辑105b。

图2图示了根据本公开的一些实施例的N:1谐振开关电容器星形拓扑200。在此示例中，N＝7。然而，根据输入电源电压和所需的输出电源电压，N可为不同的数字。在一些实施例中，7:1谐振开关电容器星形拓扑200包括输入部分或发送端201。在此示例中，示出了以阶梯方式耦接在一起的六个输入部分201_1-6。阶梯配置的每个部分或步阶包括耦接在两个不同的电源轨之间的电容器以及第一反相器和第二反相器。每个反相器的输出也耦接到相应的电容器。在一些实施例中，以厚栅工艺制造器件(例如，反相器的晶体管)。厚栅极允许晶体管在高栅极电压(例如1.8V)下工作。在其他实施例中，可以使用其他类型的工艺技术来提供可操作或处理诸如1.8V的高电压的器件。在一些实施例中，电源轨之间的电容器实现为管芯上电容器。

例如，电容器C1-C7实现为金属-绝缘体-金属(MIM)电容器、金属电容器、铁电电容器、基于晶体管的电容器、或它们的组合。这些管芯上电容器C1-C7与N:1谐振开关电容器星形拓扑200的各种逻辑的晶体管形成在相同的管芯上。

在一些实施例中，反相器的n型晶体管位于深N阱(DNW)内的P阱(PW)中。在一些实施例中，反相器的p型晶体管位于DNW内的N阱(NW)中。对于阶梯的每个部分，NW/PW和DNW均偏置到在该部分中提供更高电压的电源轨。这里，如图所示，通过FET(场效应晶体管)启用寄生反并联二极管，以用于允许相移控制的续流路径(freewheeling path)。在各种实施例中，阶梯的源极区关联到阶梯节点的n型器件和p型器件也可以共享以阶梯电压偏置的DNW。

第一输入部分201₁包括耦接到第一电源轨(例如，提供来自电池或电源101的12.6V的轨)和第二电源轨(例如，提供10.8V的轨)的第一反相器和第二反相器以及电容器C1。第一反相器包括串联耦接的p型晶体管MP1a和n型晶体管MN1a。第二反相器包括串联耦接的p型晶体管MP1b和n型晶体管MN1b。第一反相器可由开关信号clk126(例如，时钟)控制，第二反相器可由开关信号clkb126控制，其中clk126是clkb126的反相。开关信号clk126与clkb126在第一电源轨的电压与第二电源轨的电压之间切换。例如，clk126与clkb126在12.6V与10.8V之间切换。第一反相器的输出耦接到电容器C1a的第一端子，而第二反相器的输出耦接到电容器C1b的第一端子。

第二输入部分201₂包括耦接到第二电源轨(例如，提供10.8V的轨)和第三电源轨(例如，提供9V的轨)的第一反相器和第二反相器以及电容器C2。第二部分201₂的第一反相器包括串联耦接的p型晶体管MP2a和n型晶体管MN2a。第二反相器包括串联耦接的p型晶体管MP2b和n型晶体管MN2b。第一反相器可由开关信号clk108(例如，时钟)控制，而第二反相器可由开关信号clkb108控制，其中clk108是clkb108的反相。开关信号clk108与clkb108在第二电源轨的电压与第三电源轨的电压之间切换。例如，clk108与clkb108在10.8V与9V之间切换。第一反相器的输出耦接到电容器C2a的第一端子，而第二反相器的输出耦接到电容器C2b的第一端子。

第三输入部分201₃包括耦接到第三电源轨(例如，提供9V的轨)和第四电源轨(例如，提供7.2V的轨)的第一反相器和第二反相器以及电容器C3。第三部分201₃的第一反相器包括串联耦接的p型晶体管MP3a和n型晶体管MN3a。第二反相器包括串联耦接的p型晶体管MP3b和n型晶体管MN3b。第一反相器可由开关信号clk9(例如，时钟)控制，而第二反相器可由开关信号clkb9控制，其中clk9是clkb9的反相。开关信号clk9与clkb9在第三电源轨的电压与第四电源轨的电压之间切换。例如，clk9与clkb9在9V与7.2V之间切换。第一反相器的输出耦接到电容器C3a的第一端子，而第二反相器的输出耦接到电容器C3b的第一端子。

第四输入部分201₄包括耦接到第四电源轨(例如，提供7.2V的轨)和第五电源轨(例如，提供5.4V的轨)的第一反相器和第二反相器以及电容器C4。第四部分201₄的第一反相器包括串联耦接的p型晶体管MP4a和n型晶体管MN4a。第二反相器包括串联耦接的p型晶体管MP4b和n型晶体管MN4b。第一反相器可由开关信号clk72(例如，时钟)控制，而第二反相器可由开关信号clkb72控制，其中clk72是clkb72的反相。开关信号clk72与clkb72在第四电源轨的电压与第五电源轨的电压之间切换。例如，clk72与clkb72在7.2V与5.4V之间切换。第一反相器的输出耦接到电容器C4a的第一端子，而第二反相器的输出耦接到电容器C4b的第一端子。

第五输入部分201₅包括耦接到第五电源轨(例如，提供5.4V的轨)和第六电源轨(例如，提供3.6V的轨)的第一反相器和第二反相器以及电容器C5。第五部分201₅的第一反相器包括串联耦接的p型晶体管MP5a和n型晶体管MN5a。第二反相器包括串联耦接的p型晶体管MP5b和n型晶体管MN5b。第一反相器可由开关信号clk54(例如，时钟)控制，而第二反相器可由开关信号clkb54控制，其中clk54是clkb54的反相。开关信号clk54与clkb54在第五电源轨的电压与第六电源轨的电压之间切换。例如，clk54与clkb54在5.4V与3.6V之间切换。第一反相器的输出耦接到电容器C5a的第一端子，而第二反相器的输出耦接到电容器C5b的第一端子。

第六输入部分201₆包括耦接到第六电源轨(例如，提供3.6V的轨)和第七电源轨(例如，提供1.8V输出电压的轨)的第一反相器和第二反相器以及电容器C6。第六部分201₆的第一反相器包括串联耦接的p型晶体管MP6a和n型晶体管MN6a。第二反相器包括串联耦接的p型晶体管MP6b和n型晶体管MN6b。第一反相器可由开关信号clk36(例如，时钟)控制，而第二反相器可由开关信号clkb36控制，其中clk36是clkb36的反相。开关信号clk36与clkb36在第六电源轨的电压与第七电源轨的电压之间切换。例如，clk36与clkb36在3.6V与1.8V之间切换。第一反相器的输出耦接到电容器C6a的第一端子，而第二反相器的输出耦接到电容器C6b的第一端子。

在各种实施例中，阶梯中的最后一个输入部分(本示例中为部分201₆)耦接到输出部分或接收端202。输出部分202包括耦接到第七电源轨(例如，提供1.8V的经调节的输出电压Vout的轨)和地电源轨的第一反相器和第二反相器以及电容器C7。输出部分202的第一反相器包括串联耦接的p型晶体管MP7a和n型晶体管MN7a。第二反相器包括串联耦接的p型晶体管MP7b和n型晶体管MN7b。第一反相器可由开关信号clkr(例如，时钟)控制，而第二反相器可由开关信号clkbr控制，其中clkr是clkbr的反相。开关信号clkr与clkbr在Vout电压与地电源轨的电压之间切换。例如，clkr与clkbr在1.8V与0V之间切换。第一反相器的输出耦接到电容器C1a、C2a、C3a、C4a、C5a、和C6a的第二端子。第二反相器的输出耦接到电容器C1b、C2b、C3b、C4b、C5b、和C6b的第二端子。这里，Lp是实现高转换效率的寄生电感。

在各种实施例中，开关信号clk126、clk108、clk9、clk72、clk54、clk36、和它们的互补开关信号clkb126、clkb108、clkb9、clkb72、clkb54、clkb36分别由电平移位器生成。本示例中，这些开关信号的信号摆幅为1.8V。在其他示例中，可使用电源轨的其他电压电平，并且这些电压的差值(决定开关信号的信号摆幅)是反相器晶体管能够容忍的。N:1谐振开关电容器星形拓扑200是调节器的驱动器侧。本领域技术人员将理解的是，虽未示出但存在其他组件，诸如开关信号生成器、从Vout到反馈系统(该系统调整clkr和clkbr的相位)的控制回路等。通过调整clkr和clkbr相对于其他开关信号(例如，clk126、clk108、clk9、clk72、clk54、clk36及它们的互补开关信号clkb126、clkb108、clkb9、clkb72、clkb54、clkb36)的相位来调整Vout。

虽然参照N＝7描述了图2，但在一些实施例中，当N的数值低(例如，2、3)时，可完全在管芯上制造所有无源器件(例如，电容器)。

图3图示了根据一些实施例的7:1谐振开关电容器星形拓扑的有源器件的布局300。布局300示出了形成阶梯部分的有源器件的单元的复制。阶梯的反相器的n型器件位于深N阱(DNW)301内的P阱(PW)304中。在一些实施例中，反相器的p型晶体管位于DNW 301内的N阱(NW)302中。p-有源扩散区和n-有源扩散区由图案303表示。对于阶梯的每个部分，DNW301和NW/PW 302/304均通过抽头305偏置到在该部分中提供更高电压的电源轨。在各种实施例中，阶梯的源极区关联到阶梯节点的n型器件和p型器件也可以共享以阶梯电压偏置的DNW。在各种实施例中，通过使用如图所示的相同布局单元来实现器件的匹配。

图4图示了根据一些实施例的用于6:1谐振开关电容器星形拓扑的包括开关晶体管的管芯和管芯外的电容器的俯视图400。将有源器件401制造在中心，而将如402所示的电容器C2a、C3a、C4a、C5a、和C6a以及如403所示的电容器C2b、C3b、C4b、C5b、和C6b放置在401的两侧上。在本示例中，也将电容器C2-C7放置在有源器件的外部。根据一些实施例，可以将电容器放置在封装上。由于本示例为6:1，因此第一电源轨提供10.8V。

图5图示了根据本公开的一些实施例的为7:1谐振开关电容器星形拓扑的有源器件生成开关控制信号的电平位移器的功能视图500。在各种实施例中，开关信号由电平移位器501生成，该电平移位器501接收输入时钟或输入开关信号以及各种电源(例如，第一电源轨、第二电源轨、第三电源轨、第四电源轨、第五电源轨、第六电源轨、和第七电源轨)，并且生成在某些电源轨的电压之间切换的开关信号，使得每个开关信号的轨到轨摆幅相同(例如，1.8V)。这里，开关信号clk126、clk108、clk9、clk72、clk54、clk36及它们的互补开关信号clkb126、clkb108、clkb9、clkb72、clkb54、clkb36分别由电平移位器501生成。在一些实施例中，每个开关信号的相位对齐。例如，开关信号clk126、clk108、clk9、clk72、clk54、和clk36的相位相互对齐，而开关信号clkb126、clkb108、clkb9、clkb72、clkb54、和clkb36的相位相互对齐。

图6图示了根据本公开的一些实施例的具有分布式接收端的7:1谐振开关电容器星形拓扑600。拓扑600在功能上等同于拓扑200，但在布局上更加匹配。这里，将接收端部分202分开并分布到阶梯的每个部分。在本示例中，示出了六个阶梯部分601₁至601₆。然而，对于N:1谐振开关电容器星形拓扑，阶梯将具有N个部分。在一些实施例中，如图所示，部分202的反相器分开并耦接到电容器C1a至C6a以及电容器C1b至C6b的第二端子。这里，Lp是寄生电感。在本实施例中，替代耦接电容器C1a、C2a、C3a、C4a、C5a、和C6a的第二端子，这些电容器中的每一者的第二端子耦接到部分202的第一反相器的分开版本。同样，替代耦接电容器C1b、C2b、C3b、C4b、C5b、和C6b的第二端子，这些电容器中的每一者的第二端子耦接到部分202的第二反相器的分开版本。

例如，在部分601₁中，接收端的包括由时钟信号clkr控制的晶体管MP7a和MN7a的第一反相器的输入耦接到电容器C1a的第二端子；在部分601₂中，接收端的包括由时钟信号clkr控制的晶体管MP8a和MN8a的第一反相器的输入耦接到电容器C2a的第二端子；在部分601₃中，接收端的包括由时钟信号clkr控制的晶体管MP9a和MN9a的第一反相器的输入耦接到电容器C3a的第二端子；在部分601₄中，接收端的包括由时钟信号clkr控制的晶体管MP10a和MN10a的第一反相器的输入耦接到电容器C4a的第二端子；在部分601₅中，接收端的包括由时钟信号clkr控制的晶体管MP11a和MN11a的第一反相器的输入耦接到电容器C5a的第二端子；并且在部分601₆中，接收端的包括由时钟信号clkr控制的晶体管MP12a和MN12a的第一反相器的输入耦接到电容器C6a的第二端子。

继续该示例，在部分601₁中，接收端的包括由时钟信号clkbr控制的晶体管MP7b和MN7b的第二反相器的输入耦接到电容器C1b的第二端子；在部分601₂中，接收端的包括由时钟信号clkbr控制的晶体管MP8b和MN8b的第二反相器的输入耦接到电容器C2b的第二端子；在部分601₃中，接收端的包括由时钟信号clkbr控制的晶体管MP9b和MN9b的第二反相器的输入耦接到电容器C3b的第二端子；在部分601₄中，接收端的包括由时钟信号clkbr控制的晶体管MP10b和MN10b的第二反相器的输入耦接到电容器C4b的第二端子；在部分601₅中，接收端的包括由时钟信号clkbr控制的晶体管MP11b和MN11b的第二反相器的输入耦接到电容器C5b的第二端子；并且在部分601₆中，接收端的包括由时钟信号clkbr控制的晶体管MP12b和MN12b的第二反相器的输入耦接到电容器C6b的第二端子。

图7图示了根据一些实施例的具有四个互连相位的图6的7:1谐振开关电容器星形拓扑的匹配布局700。与布局400相比，这里的电容器和有源器件形成了产生更少干扰和更优布局的小电流回路。单元尺寸的PMOS-NMOS对及其驱动器在布局上进行了优化，然后排列形成所有的高压梯级(rung)和低压梯级。如图所示，阱抽头(well tap)偏置到梯级的最高电压，产生匹配良好且对称的布局。匹配良好的布局产生较小的器件间差异和更加可预期的结果。这里，布局沿中间对称，允许重复使用布局单元。

图8图示了示出根据一些实施例的7:1谐振开关电容器星形拓扑的启动操作和特性的曲线图800。这里，x轴是时间，y轴是电压。1.8V I/O电源驱动一启动方案，该方案给所有节点电压充电，在此期间输入电源是电源选通的。一旦最高节点在可接受的限度内接近输入电源电平，就应用输入电源。曲线800示出了在不违反晶体管的电压限制的情况下每个阶梯部分为其内部节点充电。波形801图示了耦接到第二电源轨的部分601₁的电容器节点C1上的电压；波形802图示了耦接到第三电源轨的部分601₂的电容器节点C2上的电压；波形803图示了耦接到第四电源节点的部分601₃的电容器节点C3上的电压；波形804图示了耦接到第五电源节点的部分601₄的电容器节点C4上的电压；波形805图示了耦接到第五电源轨的部分601₅的电容器节点C5上的电压；波形806图示了耦接到第六电源轨的部分601₆的电容器节点C6上的电压。这里，电路的启动使用1.8V电源。

图9图示了根据本公开的一些实施例的从高带宽谐振开关电容器VR接收功率的智能设备或计算机系统或SoC(片上系统)。需要指出的是，图9中与任何其他附图的元件具有相同附图标记(或名称)的那些元件可与所描述的方式类似的任何方式操作或起作用，但并不限于此。

在一些实施例中，设备2400表示适当的计算设备，例如，计算平板设备、移动电话或智能电话、膝上型电脑、台式电脑、物联网(IOT)设备、服务器、可穿戴设备、机顶盒、具有无线功能的电子阅读器等。将理解的是，某些组件被一般地示出，并且并非此类设备的所有组件都在设备2400中示出。

在示例中，设备2400包括SoC(片上系统)2401。在图9中使用虚线图示了SOC 2401的示例边界，其中将一些示例组件图示为包括在SOC 2401内--然而，SOC 2401可以包括设备2400的任何适当组件。

在一些实施例中，设备2400包括处理器2404。处理器2404可包括一个或多个物理设备，例如，微处理器、应用处理器、微控制器、可编程逻辑器件、处理核、或其他处理装置。由处理器2404执行的处理操作包括对在上面执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或与其他设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、与将计算设备2400连接到另一设备相关的操作等。处理操作还可以包括与音频I/O或显示I/O相关的操作。

在一些实施例中，处理器2404包括多个处理核(也称为核)2408a、2408b、2408c。虽然图9中仅图示了三个核2408a、2408b、2408c，但处理器2404可以包括任何其他适当数量的处理核，例如，数十个甚至数百个处理核。处理器核2408a、2408b、2408c可以在单个集成电路(IC)芯片上实现。此外，芯片可以包括一个或多个共享和/或私有的高速缓存、总线或互连、图形和/或存储器控制器、或其他组件。

在一些实施例中，处理器2404包括高速缓存2406。在示例中，高速缓存2406的各部分可以专用于个体核2408(例如，高速缓存2406的第一部分专用于核2408a、高速缓存2406的第二部分专用于核2408b等)。在示例中，高速缓存2406的一个或多个部分可以在两个或更多个核2408之间共享。高速缓存2406可以分成不同等级，例如1级(L1)高速缓存、2级(L2)高速缓存、3级(L3)高速缓存等。

在一些实施例中，处理器核2404可包括获取单元，用于获取供核2404执行的指令(包括具有条件分支的指令)。指令可以从诸如存储器2403的任何存储设备获取。处理器核2404还可以包括解码单元，用于对获取的指令进行解码。例如，解码单元可以将获取的指令解码为多个微操作。处理器核2404可以包括调度单元，用于执行与存储解码出的指令相关联的各种操作。例如，调度单元可以保存来自解码单元的数据，直到准备好指令以供分派为止，例如，直到解码出的指令的所有源值变得可用为止。在一个实施例中，调度单元可以将解码出的指令调度和/或发布(或分派)到执行单元以供执行。

在对指令进行解码(例如，由解码单元)和分派(例如，由调度单元)之后，执行单元可以执行分派的指令。在实施例中，执行单元可以包括一个以上执行单元(诸如，成像计算单元、图形计算单元、通用计算单元等)。执行单元还可以执行诸如加法、减法、乘法、和/或除法等的各种算术运算，并且可以包括一个或多个算术逻辑单元(ALU)。在实施例中，协同处理器(未示出)可以结合执行单元来执行各种算术运算。

此外，执行单元可以乱序执行指令。因此，在一个实施例中，处理器核2404可以为乱序处理器核。处理器核2404还可以包括退役单元(retirement unit)。退役单元可以在指令被提交之后使已执行指令退役。在实施例中，已执行指令的退役可以导致执行指令时提交的物理状态、指令所使用的物理寄存器被取消分配等。处理器核2404还可以包括总线单元，以使能处理器核2404的组件与其他组件之间经由一条或多条总线的通信。处理器核2404还可以包括一个或多个寄存器，以存储由核2404的各种组件访问的数据(诸如，与分派的应用优先级和/或子系统状态(模式)关联相关的值)。

在一些实施例中，设备2400包括连接电路2431。例如，连接电路2431包括硬件设备(例如，无线和/或有线连接器和通信硬件)和/或软件组件(例如，驱动器、协议栈等)，例如以使能设备2400与外部设备通信。设备2400可以与诸如其他计算设备、无线接入点、或基站等的外部设备分离。

在示例中，连接电路2431可以包括多种不同类型的连接。一般来说，连接电路2431可以包括蜂窝连接电路、无线连接电路等。连接电路2431的蜂窝连接电路一般是指由无线运营商提供的蜂窝网络连接，诸如经由GSM(全球移动通信系统)或变体或衍生物、CDMA(码分多址)或变体或衍生物、TDM(时分复用)或变体或衍生物、第三代合作伙伴计划(3GPP)通用移动电信系统(UMTS)或变体或衍生物、3GPP长期演进(LTE)系统或变体或衍生物、3GPPLTE-高级(LTE-A)系统或变体或衍生物、第五代(5G)无线系统或变体或衍生物、5G移动网络系统或变体或衍生物、5G新型无线电(NR)系统或变体或衍生物、或其他蜂窝服务标准。连接电路2431的无线连接电路(或无线接口)是指非蜂窝的无线连接，并且可包括个人域网(诸如，蓝牙、近场等)、局域网(诸如，Wi-Fi)、和/或广域网(诸如，WiMax)和/或其他无线通信。在示例中，连接电路2431可以包括诸如有线或无线接口的网络接口，例如使得系统实施例可以并入例如手机或个人数字助理的无线设备中。

在一些实施例中，设备2400包括控制集线器2432，该控制集线器2432表示与一个或多个I/O设备的交互相关的硬件设备和/或软件组件。例如，处理器2404可以经由控制集线器2432与显示器2422、一个或多个外围设备2424、存储设备2428、一个或多个其他外部设备2429等中的一者或多者通信。控制集线器2432可以是芯片组、平台控制集线器(PCH)等。

例如，控制集线器2432图示了用于连接到设备2400的附加设备的一个或多个连接点，例如，用户可以通过这些连接点与系统交互。例如，可附接到设备2400的设备(例如，设备2429)包括麦克风设备、扬声器或立体声系统、音频设备、视频系统或其他显示设备、键盘或小键盘设备、或诸如读卡器或其他设备的用于特定应用的其他I/O设备。

如上所述，控制集线器2432可与音频设备、显示器2422等交互。例如，通过麦克风或其他音频设备的输入可为设备2400的一个或多个应用或功能提供输入或命令。另外，代替显示输出或除显示输出之外，还可提供音频输出。在另一示例中，如果显示器2422包括触摸屏，则显示器2422还充当输入设备，该输入设备可至少部分地由控制集线器2432管理。计算设备2400上还可以有附加按钮或开关，以提供由控制集线器2432管理的I/O功能。在一个实施例中，控制集线器2432管理诸如加速度计、相机、光传感器、或其他环境传感器的设备，或者可包括在设备2400中的其他硬件设备。输入可为直接用户交互的一部分，也可向系统提供环境输入以影响其操作(诸如，过滤噪声、调整显示以进行亮度检测、为相机应用闪光灯、或其他特征)。

在一些实施例中，控制集线器2432可以使用任何适当的通信协议耦接到各种设备，该通信协议是例如，PCIe(外围组件互连快速)、USB(通用串行总线)、雷电(Thunderbolt)、高清晰度多媒体接口(HDMI)、火线(Firewire)等。

在一些实施例中，显示器2422表示为用户提供与设备2400交互的视觉和/或触觉显示的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示器2422可以包括显示接口、显示屏、和/或用于向用户提供显示的硬件设备。在一些实施例中，显示器2422包括向用户提供输出和输入的触摸屏(或触摸板)设备。在示例中，显示器2422可以直接与处理器2404通信。显示器2422可为移动电子设备或膝上型设备中的内部显示设备或经由显示接口(例如，DisplayPort等)附接的外部显示设备中的一者或多者。在一个实施例中，显示器2422可为头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用的立体显示设备。

在一些实施例中，虽然未在图中图示，但是除了(或代替)处理器2404以外，设备2400还可以包括图形处理单元(GPU)，该图形处理单元(GPU)包括一个或多个图形处理核，这些图形处理核可以控制显示器2422上的显示内容的一个或多个方面。

控制集线器2422(或平台控制器集线器)可以包括硬件接口和连接器以及软件组件(例如，驱动器、协议栈)，以例如与外围设备2424进行外围连接。

将理解的是，设备2400既可以是其他计算设备的外围设备，也可以具有连接到它的外围设备。出于诸如管理(例如，下载和/或上传、更改、同步)设备2400上的内容的目的，设备2400可以具有连接到其他计算设备的“对接(docking)”连接器。另外，对接连接器可允许设备2400连接到某些允许计算设备2400控制例如对于视听系统或其他系统的内容输出的外围设备。

除了专属对接连接器或其他专属连接硬件之外，设备2400还可经由通用连接器或基于标准的连接器进行外围连接。常用类型可包括通用串行总线(USB)连接器(可包括多种不同硬件接口中的任何一种)、包括迷你显示端口(MiniDisplayPort，MDP)的显示端口、高清多媒体接口(HDMI)、火线、或其他类型。

在一些实施例中，例如，除了直接耦接到处理器2404之外或代替直接耦接到处理器2404，连接电路2431还可以耦接到控制集线器2432。在一些实施例中，例如，除了直接耦接到处理器2404之外或代替直接耦接到处理器2404，显示器2422还可以耦接到控制集线器2432。

在一些实施例中，设备2400包括经由存储器接口2434耦接到处理器2404的存储器2430。存储器2430包括用于在设备2400中存储信息的存储器设备。

在一些实施例中，存储器2430包括如参考各种实施例所述的用于维持稳定计时的装置。存储器可包括非易失性(如果存储设备的功率中断，状态不会改变)和/或易失性(如果存储设备的功率中断，状态不确定)存储器设备。存储器设备2430可为动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或一些具有用作处理存储器的合适性能的其他存储器设备。在一个实施例中，存储器2430可作为设备2400的系统存储器操作，以存储数据和指令供一个或多个处理器2404执行应用或处理时使用。存储器2430可存储应用数据、用户数据、音乐、照片、文档或其他数据，以及与执行设备2400的应用和功能相关的系统数据(无论是长期的还是临时的)。

还提供了各种实施例和示例的元件作为用于存储计算机可执行指令(例如，实现本文中讨论的任何其他过程的指令)的机器可读介质(例如，存储器2430)。机器可读介质(例如，存储器2430)可以包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)，或适于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可以作为计算机程序(例如，BIOS)下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)以数据信号的方式从远程计算机(例如，服务器)传送到请求计算机(例如，客户端)。

在一些实施例中，设备2400包括温度测量电路2440，例如，用于测量设备2400的各种组件的温度。在示例中，温度测量电路2440可以嵌入、耦接、或附接到各种组件，这些组件的温度将被测量或监测。例如，温度测量电路2440可以测量核2408a、2408b、2408c、电压调节器2414、存储器2430、SOC 2401的主板、和/或设备2400的任何适当组件中的一者或多者(或内部)的温度。

在一些实施例中，设备2400包括功率测量电路2442，例如，用于测量设备2400的一个或多个组件消耗的功率。在示例中，除了测量功率之外或者代替测量功率，功率测量电路2442还可以测量电压和/或电流。在示例中，功率测量电路2442可以嵌入、耦接、或附接到各种组件，这些组件的功率、电压、和/或电流消耗将被测量或监测。例如，功率测量电路2442可以测量一个或多个电压调节器2414提供的功率、电流、和/或电压、提供给SOC 2401的功率、提供给设备2400的功率、设备2400的处理器2404(或任何其他组件)消耗的功率等。

在一些实施例中，设备2400包括一个或多个电压调节器电路，这些电压调节器电路统称为电压调节器(VR)2414。VR 2414生成处于适当电压电平的信号，该信号可以被提供以操作设备2400的任何适当组件。仅作为示例，将VR 2414图示为向设备2400的处理器2404提供信号。在一些实施例中，VR 2414接收一个或多个电压识别(VID)信号，并基于VID信号生成适当电平的电压信号。针对VR 2414可以利用不同类型的VR。例如，VR 2414可以包括“降压(buck)”VR、“升压(boost)”VR、降压和升压VR的组合、低压差(LDO)调节器、开关DC-DC调节器等。降压VR通常用在输入电压需要以小于1的比率转换为输出电压的功率传输应用中。升压VR通常用在输入电压需要以大于1的比率转换为输出电压的功率传输应用中。在一些实施例中，每个处理器核具有其自身的VR，该VR由PCU 2410a/b和/或PMIC 2412控制。在一些实施例中，每个核具有分布式LDO网络，以提供对于功率管理的有效控制。LDO可为数字LDO、模拟LDO、或者数字或模拟LDO的组合。

设备2400的每个电压调节器接收输入电源Vin并生成经调解的电源电压用于特定功率域。在各种实施例中，输入电源Vin由N:1星形拓扑102(例如，200、600)生成，该N:1星形拓扑102(例如，200、600)从诸如电池2418的外部源接收高电压(诸如，12.6V)。

在一些实施例中，设备2400包括一个或多个时钟生成器电路，这些时钟生成器电路统称为时钟生成器2416。时钟生成器2416生成适当频率等级的时钟信号，这些时钟信号可以被提供给设备2400的任何适当组件。仅作为示例，将时钟生成器2416图示为向设备2400的处理器2404提供时钟信号。在一些实施例中，时钟生成器2416接收一个或多个频率识别(FID)信号，并基于FID信号生成适当频率的时钟信号。

在一些实施例中，设备2400包括经由转换器102向设备2400的各种组件供电的电池2418。仅作为示例，将电池2418图示为经由转换器102向处理器2404供电。虽然图中未图示，但设备2400可以包括充电电路，以例如基于从AC适配器接收的交流(AC)电源对电池充电。

在一些实施例中，设备2400包括功率控制单元(PCU)2410(也称为功率管理单元(PMU)、功率控制器等)。在示例中，PCU 2410的一些部分可以由一个或多个处理核2408实现，并且PCU 2410的这些部分被使用虚线框象征性地图示并标记为PCU 2410a。在示例中，PCU 2410的一些其他部分可以在处理核2408外部实现，并且PCU 2410的这些部分被使用虚线框象征性地图示并标记为PCU 2410b。PUC 2140可以实现对于设备2400的各种功率管理操作。PCU 2410可以包括硬件接口、硬件电路、连接器、寄存器等、以及软件组件(例如，驱动器、协议栈)，以实现对于设备2400的各种功率管理操作。

在一些实施例中，设备2400包括功率管理集成电路(PMIC)2412，例如，以实现对于设备2400的各种功率管理操作。在一些实施例中，PMIC 2412为可重配置的功率管理IC(RPMIC)和/或IMVP(移动电压定位)。在示例中，PMIC位于与处理器2404分离的IC芯片内。PMIC可以实现对于设备2400的各种功率管理操作。PMIC 2412可以包括硬件接口、硬件电路、连接器、寄存器等、以及软件组件(例如，驱动器、协议栈)，以实现对于设备2400的各种功率管理操作。

在示例中，设备2400包括PCU 2410或PMIC 2412中的一者或两者。在示例中，设备2400中可能不存在PCU 2410或PMIC 2412中的任何一者，因此，使用虚线图示这些组件。

可由PCU 2410、PMIC 2412、或PCU 2410与PMIC 2412的组合执行设备2400的各种功率管理操作。例如，PCU 2410和/或PMIC 2412可以选择设备2400的各种组件的功率状态(例如，P-状态)。例如，PCU 2410和/或PMIC 2412可以选择设备2400的各种组件的功率状态(例如，根据ACPI(高级配置和功率接口)规范)。仅作为示例，PCU 2410和/或PMIC 2412可以使设备2400的各种组件变换为睡眠状态、活动状态、适当的C状态(例如，根据ACPI规范的C0状态或另一适当的C状态)等。在示例中，PCU 2410和/或PMIC 2412可以例如分别通过输出VID信号和/或FID信号，控制VR 2414输出的电压和/或时钟生成器输出的时钟信号的频率。在示例中，PUC 2410和/或PMIC 2412可以控制电池功率使用、电池2418充电、以及与省电操作相关的特征。

时钟生成器2416可包括锁相回路(PLL)、锁频回路(FLL)、或任何合适的时钟源。在一些实施例中，处理器2404的每个核都有自己的时钟源。如此，每个核可在独立于其他核的操作频率的频率下操作。在一些实施例中，PCU 2410和/或PMIC 2412执行自适应或动态的频率缩放或调整。例如，如果处理器核不是在其最大功耗阈值或限制下操作，则可增加该处理器核的时钟频率。在一些实施例中，PCU 2410和/或PMIC 2412确定处理器的每个核的操作条件，并且在PCU 2410和/或PMIC 2412确定该核以低于目标性能水平运行时，在核时钟源(例如，该核的PLL)不失锁的情况下机会性地调整该核的频率和/或电源电压。例如，如果核正在从电源轨汲取小于分配给该核或处理器2404的总电流的电流，则PCU 2410和/或PMIC 2412可临时增加为该核或处理器2404汲取的功率(例如，通过增加时钟频率和/或电源电压电平)，使得该核或处理器2404可以更高的性能水平运行。如此，可在不违反产品可靠性的情况下为处理器2404临时增加电压和/或频率。

在示例中，PCU 2410和/或PMIC 2412可以例如至少部分地基于接收来自功率测量电路2442和温度测量电路2440的测量结果、电池2418的充电水平、和/或任何其他适当的可以用于功率管理的信息来执行功率管理操作。为此，PMIC 2412通信地耦接到一个或多个传感器，以感测/检测对系统/平台的功率/热行为有影响的一个或多个因素的各种值/变化。一个或多个因素的示例包括电流、电压降、温度、操作频率、操作电压、功耗、核间通信活动等。可以与计算系统的一个或多个组件或逻辑/IP块物理接近地(和/或热接触/耦接)提供这些传感器中的一者或多者。另外，在至少一个实施例中，一个或多个传感器可以直接耦接到PCU 2410和/或PMIC 2412，以允许PCU 2410和/或PMIC 2412至少部分地基于由一个或多个传感器检测到的值来管理处理器核能量。

还图示了设备2400的示例软件栈(虽然并未图示软件栈的所有元件)。仅作为示例，处理器2404可以执行应用程序2450、操作系统2452、一个或多个功率管理(PM)特定应用程序(例如，统称为PM应用2458)等。PM应用2458还可以由PUC 2410和/或PMIC 2412执行。OS2452还可以包括一个或多个PM应用2456a、2456b、2456c。OS 2452还可以包括各种驱动器2454a、2454b、2454c等，这些驱动器中的一些驱动器可以专用于功率管理目的。在一些实施例中，设备2400还可以包括基本输入/输出系统(BIOS)2420。BIOS 2420可以与OS 2452通信(例如，经由一个或多个驱动器2454)、与处理器2404通信等。

例如，PM应用2458、2456、驱动器2454、BIOS 2420等中的一者或多者可以用来实施功率管理特定任务，例如，以控制设备2400的各种组件的电压和/或频率，控制设备2400的各种组件的唤醒状态、睡眠状态、和/或任何其他适当的功率状态，控制电池功率使用、电池2418的充电、与省电操作相关的特征等。

说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”的引用意指结合实施例描述的特定特征、结构、或特性包括在至少一些实施例中，但不一定包括在所有实施例中。“实施例”、“一个实施例”、或“一些实施例”的各种出现不一定都是指代相同的实施例。如果说明书阐述了“可以”、“可能”、或“可”包括组件、特征、结构、或特性，则不是必需包括该特定组件、特征、结构、或特性。如果说明书或权利要求提及“一个”或“一”元件，则并不意味着只有一个元件。如果说明书或权利要求提及“一附加”元件，则并不排除有多于一个附加元件。

此外，特定特征、结构、功能、或特性可以在一个或多个实施例中以任何合适的方式组合。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能、或特性不相互排斥的任何情况下，第一实施例均可以与第二实施例结合。

虽然已经结合本公开的具体实施例描述了本公开，但是根据前述描述，这些实施例的许多替代、修改、和变型对于本领域普通技术人员来说将是显而易见的。本公开的实施例旨在涵盖落入所附权利要求的广泛范围内的所有此类替代、修改、和变型。

另外，为了简化说明和讨论并且为了避免模糊本公开，在所呈现的附图中可以示出也可以不示出众所周知的、与集成电路(IC)芯片和其他组件的功率/地连接。此外，为了避免混淆本公开，而且考虑到关于此框图布置的实施方式的细节高度依赖于实施本公开的平台的事实(即，这些细节应在本领域技术人员的能力范围内)，布置可以以框图形式示出。在陈述具体细节(例如，电路)以描述本公开的示例实施例的情况下，对本领域技术人员显而易见的是，本公开可在没有这些具体细节或在这些具体细节的变型的情况下实施。因此，认为本描述是说明性而不是限制性的。

提供以下示例来说明各种实施例。这些示例可以任何合适的方式相互从属。

示例1：一种装置，包括：具有至少四个串联耦接电路的链，其中所述链的每个电路包括：第一反相器和第二反相器，并联耦接在第一电源轨与第二电源轨之间，其中所述第一反相器将接收第一时钟，其中所述第二反相器将接收第二时钟，所述第二时钟是所述第一时钟的反相，并且其中所述第一时钟与所述第二时钟将在所述第一电源轨的电压与所述第二电源轨的电压之间切换；以及电容器，耦接至所述第一电源轨和所述第二电源轨；接收器电路，耦接至所述链的最后一个电路，其中所述接收器电路包括：第一反相器和第二反相器，并联耦接在所述链的最后一个电路的第二电源轨与地之间；以及电容器，耦接至所述链的最后一个电路的第二电源轨和地；以及电平移位器，耦接至所述链，其中所述电平移位器将接收输入时钟并且将根据所述输入时钟生成所述第一时钟和所述第二时钟。

示例2：根据示例1所述的装置，其中所述链的每个电路的第一反相器的输出和第二反相器的输出分别耦接至第一电容器和第二电容器。

示例3：根据示例2所述的装置，其中所述接收器电路的第一反相器的输出和第二反相器的输出耦接至所述链的每个电路的第一电容器和第二电容器

示例4：根据示例1所述的装置，其中所述接收器电路的第一反相器将接收第三时钟，其中所述接收器电路的第二反相器将接收第四时钟，所述第四时钟是所述第三时钟的反相，并且其中所述第三时钟与所述第四时钟将在所述链的最后一个电路的第二电源轨的电压与地电压之间切换。

示例5：根据示例4所述的装置，其中所述第三时钟的相位和所述第四时钟的相位能够被相对于所述第一时钟的相位和所述第二时钟的相位调整。

示例6：根据示例5所述的装置，包括控制器，所述控制器将控制所述第三时钟的相位和所述第四时钟的相位，以调节输出电源。

示例7：根据示例1所述的装置，其中所述链的每个电路的电容器位于管芯外，并且其中所述接收器电路的电容器位于管芯外。

示例8：一种装置，包括：具有至少四个串联耦接电路的链，其中所述链的每个电路包括：第一反相器和第二反相器，并联耦接在第一电源轨与第二电源轨之间，其中所述第一反相器将接收第一时钟，其中所述第二反相器将接收第二时钟，所述第二时钟是所述第一时钟的反相，并且其中所述第一时钟与所述第二时钟将在所述第一电源轨的电压与所述第二电源轨的电压之间切换；以及电容器，耦接至所述第一电源轨和所述第二电源轨；第一组反相器，耦接在所述链的最后一个电路的第二电源轨与地之间，其中所述第一组反相器中的每个反相器经由第一电容器耦接至所述链的相应电路的第一反相器；以及第二组反相器，耦接在所述链的最后一个电路的第二电源轨与地之间，其中所述第二组反相器中的每个反相器经由第二电容器耦接至所述链的相应电路的第二反相器。

示例9：根据示例8所述的装置，其中所述第一组反相器中的每个反相器将接收第三时钟，其中所述第二组反相器中的每个反相器将接收第四时钟，所述第四时钟是所述第三时钟的反相，并且其中所述第三时钟与所述第四时钟将在所述链的最后一个电路的第二电源轨的电压与地电压之间切换。

示例10：根据示例9所述的装置，其中所述第三时钟的相位和所述第四时钟的相位能够被相对于所述第一时钟的相位和所述第二时钟的相位调整。

示例11：根据示例10所述的装置，包括控制器，所述控制器将控制所述第三时钟的相位和所述第四时钟的相位，以调节输出电源。

示例12：根据示例8所述的装置，包括电平移位器，所述电平移位器耦接至所述链，其中所述电平移位器将接收输入时钟并且将根据所述输入时钟生成所述第一时钟和所述第二时钟。

示例13：一种系统，包括：电池或电源；第一电压调节器，包括：具有至少四个串联耦接电路的链，其中所述链的每个电路包括：第一反相器和第二反相器，并联耦接在第一电源轨与第二电源轨之间，其中所述第一反相器将接收第一时钟，其中所述第二反相器将接收第二时钟，所述第二时钟是所述第一时钟的反相，并且其中所述第一时钟与所述第二时钟将在所述第一电源轨的电压与所述第二电源轨的电压之间切换；以及电容器，耦接至所述第一电源轨和所述第二电源轨；第一组反相器，耦接在所述链的最后一个电路的第二电源轨与地之间，其中所述第一组反相器中的每个反相器经由第一电容器耦接至所述链的相应电路的第一反相器；以及第二组反相器，耦接在所述链的最后一个电路的第二电源轨与地之间，其中所述第二组反相器中的每个反相器经由第二电容器耦接至所述链的相应电路的第二反相器；处理器，耦接至所述第一电压调节器的输出，其中所述第一电压调节器将向所述处理器提供经调节的输入电源；以及存储器，耦接至所述处理器。

示例14：根据示例13所述的系统，其中所述处理器包括电压调节器或低压降调节器，所述电压调节器或低压降调节器从所述第一电压调节器接收所述经调节的输入电源。

示例15：根据示例13所述的系统，其中所述第一组反相器中的每个反相器将接收第三时钟，其中所述第二组反相器中的每个反相器将接收第四时钟，所述第四时钟是所述第三时钟的反相，并且其中所述第三时钟与所述第四时钟将在所述链的最后一个电路的第二电源轨的电压与地电压之间切换。

示例16：根据示例15所述的系统，其中所述第三时钟的相位和所述第四时钟的相位能够被相对于所述第一时钟的相位和所述第二时钟的相位调整。

示例17：根据示例15所述的系统，包括控制器，所述控制器将控制所述第三时钟的相位和所述第四时钟的相位，以调节输出电源。

示例18：根据示例13所述的系统，其中所述第一电压调节器包括电平移位器，所述电平移位器耦接至所述链，其中所述电平移位器将接收输入时钟并且将根据所述输入时钟生成所述第一时钟和所述第二时钟。

示例19：一种装置，包括：串联耦接的p型器件和n型器件的第一链，其中所述第一链包括四个p型器件和四个n型器件，其中所述第一链的第一个p型器件耦接至第一电源轨，并且其中所述第一链的最后一个n型器件耦接至第二电源轨；串联耦接的p型器件和n型器件的第二链，其中所述第二链包括四个p型器件和四个n型器件，其中所述第二链的第一个p型器件耦接至所述第一电源轨，并且其中所述第二链的最后一个n型器件耦接至所述第二电源轨；以及接收器，耦接至所述第二电源轨和地，其中所述接收器包括：第一反相器，耦接至所述第一链的最后一个n型器件；以及第二反相器，耦接至所述第二链的最后一个n型器件。

示例20：根据示例19所述的装置，其中所述第一链包括：第一反相器，包括第一个p型器件和与所述第一个p型器件串联耦接的第一个n型器件；以及第二反相器，包括第二个p型器件和与所述第二个p型器件串联耦接的第二个n型器件，其中所述第一链的第一个n型器件在第三电源轨耦接至所述第二链的第二个p型器件。

提供的摘要将允许读者弄清楚本技术公开的性质和要点。应理解的是，所提交的摘要不用于限制权利要求的范围或含义。所附权利要求据此并入详细说明中，每个权利要求自身代表一种独立的实施方式。