具体实施方式

在以下的详细描述中，参照随附附图，随附附图形成在此的一部分，并且在随附附图中通过图示方式示出了其中可以实践本发明的具体实施例。在这方面，参照被描述的(多个)图的定向使用诸如“顶部”、“底部”、“前面”、“后面”、“前方”、“末尾”等的方向术语。因为实施例的组件可以是以许多不同的定向定位的，所以方向术语被用于说明的目的并且绝不是进行限制。要理解的是在不脱离本发明的范围的情况下，可以利用其它的实施例并且可以作出结构或逻辑上的改变。以下对本发明的详细描述不是在限制的意义上取得的，并且本发明的范围由所附权利要求限定。

下面将解释许多示例性的实施例。在这种情况下，在各图中相同的结构特征是由相同或相似的参考标号标识的。在本描述的上下文中，“横向”或“横向方向”应当被理解为意味着一般地平行于半导体材料或半导体载体的横向延伸而行进的方向或延伸。因此横向方向一般地平行于这些表面或侧延伸。与此相对，术语“竖向”或“竖向方向”被理解为意味着一般地垂直于这些表面或侧并且因此垂直于横向方向行进的方向。因此竖向方向在半导体材料或半导体载体的厚度方向上行进。

如在本说明书中采用的那样，当诸如层、区或衬底的元素被提及为在另一元素“上”或延伸到另一元素“上”时，其可以直接在另一元素上或直接延伸到另一元素上，或者也可以存在中间元素。与此相对，当元素被提及为“直接在”另一元素上或“直接延伸到”另一元素上时，没有中间元素存在。

如在本说明书中采用的那样，当元素被提及为“连接”或“耦合”到另一元素时，其可以被直接连接或耦合到另一元素，或者可以存在中间元素。与此相对，当元素被提及为“直接连接”或“直接耦合”到另一元素时，没有中间元素存在。

诸如通常导通的晶体管的耗尽型器件具有负的阈值电压，这意味着其可以在零栅极电压下传导电流。这些器件通常是导通的。诸如通常断开的晶体管的增强型器件具有正的阈值电压，这意味着其不能在零栅极电压下传导电流并且通常是断开的。耗尽型器件和增强型器件这两者的工作不限制于高电压并且还可以是低电压。

如在此使用的那样，诸如高电压晶体管的“高电压器件”是针对高电压开关应用而优化的电子器件。也就是，当晶体管断开时，其能够阻断高电压，诸如大约300V或更高、大约600V或更高、或者大约1200V或更高，并且当晶体管导通时，晶体管对于其被使用于其中的应用而言具有足够低的导通电阻(RON)，即，当相当大的电流通过器件时它经历足够低的传导损耗。高电压器件可以至少能够阻断等于其被使用于的电路中的高电压供给或最大电压的电压。高电压器件可以能够阻断300V、600V、1200V或应用所要求的其它合适的阻断电压。

如在此使用的那样，用语“III族氮化物”指代包括氮(N)和至少一种III族元素的化合物半导体，至少一种III族元素包括铝(Al)、镓(Ga)、铟(In)和硼(B)，并且包括但是不限制于其合金中的任何一种，诸如例如氮化铝镓(Al_xGa_(1-x)N)、氮化铟镓(In_yGa_(1-y)N)、氮化铝铟镓(Al_xIn_yGa_(1-x-y)N)、氮化镓砷磷(GaAs_aP_bN_(1-a-b))和氮化铝铟镓砷磷(Al_xIn_yGa_(1-x-y)As_aP_bN_(1-a-b))。氮化铝镓和AlGaN指代由表达式Al_xGa_(1-x)N描述的合金，其中0＜x＜1。

例如，在Si上GaN技术中，可以使用横向传导器件结构来实现公共Si衬底上的多个GaN器件。然而，用于半桥的在公共Si衬底上的单片集成的GaN器件在超过特定DC总线电压进行开关期间可能遭受高侧开关(HSS)的不稳定性，这可能引起HSS故障。针对这种不稳定性的一种解释可以是动态工作中基于GaN的外延层的电容效应，其导致形成沟道的二维电子气(2DEG)耗尽并且使Rdson增加。用以改进稳定性的一种方法是在GaN器件之间以及在GaN器件之间在横向上的位置处的衬底中包括附加的电隔离。

图1图示根据实施例的半导体器件20的横截面视图。半导体器件20包括III-V族半导体本体21，其中单片集成有多个器件。多个器件被单片集成到形成在公共衬底上的III-V族半导体本体中。半导体器件可以是包括栅极的可开关器件(诸如晶体管器件)或者可以是可以包括单个或多个栅极的双向开关。例如，两个晶体管器件可以被耦合以形成半桥配置。在一些实施例中，半导体本体21可以包括基于III族氮化物的半导体本体。

在图1中图示的实施例中，半导体本体21包括多层的基于III族氮化物的半导体结构，该半导体结构包括沟道层22和被布置在沟道层22上的势垒层23，使得在势垒层23和沟道层22之间的界面处形成异质结24。异质结24能够支持二维电荷气，诸如二维电子气(2DEG)。其中形成有多个基于III族氮化物的器件的基于III族氮化物的半导体本体21被布置在公共衬底25上。公共衬底25包括能够支持一个或多个基于III族氮化物的层的外延生长的上表面或生长表面44。

在一些实施例中，公共衬底是异质衬底并且由不同于III族氮化物材料的材料形成，其包括能够支持一个或多个基于III族氮化物的层的外延生长的上表面或生长表面44。公共异质衬底25可以由硅形成，并且可以例如由单晶硅或外延硅层形成。

基于III族氮化物的半导体本体21可以包括被布置在公共异质衬底25和基于III族氮化物的器件层27之间的过渡或缓冲结构26。在所图示的实施例中，基于III族氮化物的器件层27包括沟道层22和势垒层23。过渡结构26可以包括一种或多种III族氮化物并且具有多层结构。

在一些未图示的实施例中，基于III族氮化物的半导体本体21可以进一步包括背侧势垒层。沟道层22被形成在背侧势垒层上并且与背侧势垒层形成异质结，并且势垒层23被形成在沟道层22上。背侧势垒层具有与沟道层不同的带隙，并且可以包括例如AlGaN。背侧势垒层的AlGaN的组分可以不同于用于势垒层23的AlGaN的组分。

用于硅衬底的典型的过渡或缓冲结构26包括在硅衬底上的AlN起始层，其可以具有几百纳米的厚度，随后是Al_xGa_(1-x)N层序列，对于每层而言，厚度再次是几百纳米，由此在GaN层或AlGaN背侧势垒(如果存在的话)生长之前，大约50-75%的Al含量降低到10-25%。替换地，可以使用超晶格缓冲。再次地，使用在硅衬底上的AlN起始层。取决于所选取的超晶格，生长AlN和Al_xGa_(1-x)N对的序列，其中AlN层和Al_xGa_(1-x)N的厚度在2-25nm的范围内。取决于合期望的击穿电压，超晶格可以包括在20和100之间的对数。替换地，如在上面描述那样的Al_xGa_(1-x)N层序列可以与上面提到的超晶格组合使用。

在图1中图示的实施例中，半导体器件20包括单片集成在半导体本体21中的两个晶体管器件28、29。在一些实施例中，第一单片集成的器件28是包括栅极的可开关器件，并且可以包括基于III族氮化物的晶体管器件。第一单片集成的晶体管器件28可以是增强型器件，其通常是断开的。在其它未图示的实施例中，第一单片集成的晶体管器件28可以是耗尽型器件，其通常是导通的。第二单片集成的器件29也是包括栅极的可开关器件并且可以包括基于III族氮化物的晶体管器件。第二单片集成的基于III族氮化物的半导体器件29可以是如在图1中图示的增强型器件，或者是耗尽型器件。第一单片集成的晶体管器件28和第二单片集成的晶体管器件29可以是HEMT(高电子迁移率晶体管)。

在一些实施例中，两个单片集成的半导体器件28、29可以被耦合以形成半桥电路30，如在图1中图示的实施例中那样。在其它实施例中，两个单片集成的半导体器件28、29可以被耦合以形成或者被配置为双向开关。

第一单片集成的基于III族氮化物的晶体管器件28提供半桥电路30的低侧开关(LSS)，并且包括被布置在半导体本体21的第一主表面34上的源极31、漏极32和栅极33。栅极33被布置成在横向上在源极31和漏极32之间。在该图示的实施例中，栅极33包括位于金属栅极36和势垒层23之间的p掺杂的III族氮化物区35以使得第一单片集成的基于III族氮化物的晶体管器件28是增强型器件。栅极33可以是欧姆栅极或肖特基栅极。栅极33可以具有凹陷的栅极结构。

第二单片集成的基于III族氮化物的基础晶体管器件29提供半桥电路30的高侧开关(HSS)，并且包括被布置在半导体本体21的第一主表面34上的源极37、漏极38和栅极39。栅极39被布置成在横向上在源极37和漏极38之间，并且在所图示的实施例中还包括位于金属栅极42和势垒层23之间的p掺杂区41从而第二单片集成的基于III族氮化物的晶体管器件29也是增强型器件。栅极39可以是欧姆栅极或肖特基栅极。栅极39可以具有凹陷的栅极结构。

第二单片集成的基于III族氮化物的基础晶体管器件29被布置成在横向上相邻于第一单片集成的基于III族氮化物的晶体管器件28，以使得单个导电区40在第二单片集成的基于III族氮化物的晶体管器件29的源极37和第一单片集成的基于III族氮化物的晶体管器件28的漏极32之间延伸，并且提供半桥电路30的输出节点。半导体器件20还包括被耦合到第一单片集成的基于III族氮化物的基础晶体管器件28的源极31的源极电极45和被耦合到第二单片集成的基于III族氮化物的基础晶体管器件29的漏极38的漏极电极46。

这些基于III族氮化物的半导体器件28、29这两者被单片集成在位于公共异质衬底25上的公共的基于III族氮化物的半导体本体21中。在此描述的实施例中，在两个基于III族氮化物的半导体器件28、29之间不提供电绝缘，例如没有隔离沟槽位于在器件28、29之间的半导体本体21中。附加地，在两个半导体器件28、29的位置之间的公共异质衬底25中不提供电绝缘，例如沟槽或掺杂区，并且在衬底25中不提供分立的掺杂区。公共异质衬底25在单片集成到单个公共半导体本体21中的器件28、29下方连续地并且不中断地延伸，使得公共异质衬底25的电位在其整个区域上相同。公共异质衬底25也可以具有公共掺杂水平。

在公共异质衬底上的单片集成的III-V族器件可能遭受不稳定性。如在上面讨论的那样，在公共Si衬底上形成半桥电路的单片集成的GaN器件可能在超过临界DC总线电压进行开关期间遭受高侧开关的不稳定性。当与常规的栅极驱动器一起工作时，常规的单片集成的GaN半桥在约250V的DC链路电压下可能故障。

根据在此描述的实施例，单片集成在公共Si衬底上的多个基于III族氮化物的器件(诸如GaN FET)被由多电平(三电平或更多电平)栅极驱动器驱动，以便允许无困难地工作在300V以上并且甚至600V以上。更进一步地，可以实现具有超过600V的可靠工作的在单个芯片上的GaN半桥电路的单片集成，其还具有小占位区域和低成本的益处，并且可以被使用在诸如功率因数校正和马达驱动的应用中。附加地，存在芯片级的益处，包括通过减少管芯面积和整体芯片大小来降低成本，以及存在由于实现最小寄生电感而具有更高效率的应用系统上的益处。

多电平栅极驱动器还可以被用于驱动III-V族器件，包括单片集成在公共衬底上的III-V族器件，以及驱动除了晶体管器件之外的器件，例如III-V族双向器件和GaN双向器件。

多电平栅极驱动器还可以被用于驱动单个III-V族半导体器件，例如单个III族氮化物晶体管器件，诸如未与其它器件单片集成的单个HEMT。根据在此描述的实施例中的任何一个的多电平栅极驱动器和使用多个电平驱动栅极的方法可以对于减轻单个III-V族半导体器件中的诸如动态R_DSon的动态效应具有积极的效果，并且有助于减轻单个III-V族半导体器件中的诸如动态R_DSon的动态效应。

根据在此描述的实施例，提供了一种栅极驱动器，其用于通过在开关(即晶体管器件)的导通时段期间向栅极施加多个栅极电压电平或多个栅极电流电平来驱动栅极。多个栅极电压电平或栅极电流电平可以被施加到半桥电路的高侧开关的栅极。令人惊讶的是，这使得单片集成的III族氮化物半桥能够无困难地工作在600V以上，而同时可以观察到，利用常规的两电平驱动方案驱动单片集成的III族氮化物半桥甚至在～250V的DC链路电压下就导致器件的故障。

所提出的三电平或更多电平的栅极驱动方案被认为在高侧开关(HSS)接通时将足够大数量的空穴从栅极供给到沟道，以防止在HSS导通时2DEG耗尽。以受控的方式将足够大数量的空穴从栅极供给到沟道。这些空穴补偿了有关GaN外延结构作为电容器的电容作用的负面影响。当HSS导通时，GaN电容器将被充电。

针对观察到的在工作电压上的增加的一种解释是，外延区的顶部即GaN沟道将带正电而外延区的底部即Si衬底将带负电。当说到GaN沟道带正电时，沟道没有任何空穴供给来保持电荷中性而将失去2DEG。因此，一种解释是多电平栅极驱动方法将足够数量的空穴馈送到沟道以使沟道带正电，并且同时保持2DEG及其良好的导电性。

为了减小III族氮化物外延层的电容效应，实施例目的在于减小顶部沟道(即晶体管的二维电荷气，特别是单片集成的半桥电路的高侧开关的二维电荷气)和底部Si衬底之间的有效电压差异，导致减轻的电容效应。

在进一步的实施例中，除了具有最少三个电平的多电平栅极驱动器之外或者代替具有最少三个电平的多电平栅极驱动器，可以使用衬底二极管和/或被耦合到源极的p掺杂的GaN区。

在GaN外延生长之前的形成二极管的Si衬底可以被用于提供附加的电压下降从而使跨GaN外延电容器的实际电压下降减小。添加耦合到源极的p-GaN区被认为以与被耦合到漏极的p-GaN区类似的方式起作用，以在软开关期间提供附加的空穴。

针对所观察到的耦合到源极的p掺杂III族氮化物区的效应的一种可能的解释是，在软开关的情况下低侧开关(LSS)关断并且HSS接通时，耦合到源极的p-GaN区可以接通，因为在进行开关和HSS接通时段的前一半期间有足够大的电流从源极朝向漏极流动。这是与耦合到漏极的p-GaN区中——其中在硬开关期间电流方向是从漏极朝向栅极——相同的原理。一旦耦合到源极的p-GaN区接通，空穴就被从源极朝向栅极地注入到沟道中。因此，当HSS导通时，固有的GaN电容器将被充电。例如，外延区的顶部即GaN沟道将带正电，而外延区的底部即Si衬底将带负电。当说到GaN沟道带正电时，沟道没有任何空穴供给来保持电荷中性而将失去2DEG。因此，集成的衬底二极管将抑制2DEG耗尽，并且集成的源极-pGaN将向沟道馈送足够数量的空穴。因此，单片集成的GaN半桥在600V或以上良好地工作。

在图1中图示的布置可能遭受高侧开关29的漏极-源极电流在实际中小于预期的影响。针对这种观察的一种解释是，当高侧开关29从断开状态改变到导通状态时，在高侧开关的源极37和栅极39之间出现高侧开关29中的寄生电阻(在图1中被指明为Rs)。由于半导体本体21的有效地充当电容器——其中二维电子气形成顶部电极，衬底25形成底部电极，并且二维电子气和衬底25之间的基于III族氮化物的外延结构形成电容器结构的电介质——的基于III族氮化物的外延结构的电容效应，该寄生电阻Rs可能增加。当高侧开关29被接通时，该寄生电容器的顶部电极由于耗尽二维电子气而带正电，因此使寄生电阻Rs增加。固有的栅极电压栅极源极电压V_GS变小从而ID变小并且漏极源极电压V_DS增加。换句话说，开关电压V_SW降低并且高侧开关29可能由于热失控而故障。栅极和漏极之间的寄生电阻RD也增加，但是这在图1中图示的设计中由于被耦合到漏极并且注入空穴的p掺杂区43的存在而被减轻。

作为这种电容效应的结果，

V_GSintrinsic=V_GS-I_DS x Rs<V_GSextursinc

并且高侧开关29的实际的漏极源极电流Ids小于预期。

令人惊讶地，本发明人已经发现，该问题可以通过如下的特定方法来克服：使用三个或更多个电平——其包括在导通状态下的两个或更多个电平——来驱动单片集成的基于III族氮化物的半桥电路的高侧开关的栅极。

图2A图示施加到单片集成的半桥电路的高侧开关——例如在图1中图示的半导体器件20的第二单片集成的基于III族氮化物的晶体管器件29——的栅极的电压波形VGS的示图50。

图2A图示基于III族氮化物的晶体管器件的导通周期的示图50，其中高侧开关首先断开(时段51)，被接通(时段52)，并且然后再次关断(时段53)。如在图2A中图示那样，使用包括三个或更多个电平的多电平栅极驱动器构思。在导通周期52期间，在预定时间段T₁内，高侧开关的栅极被供给有由图2A中的电平54指示的第一栅极电压V_GS以使得第一栅极电流I_G1被施加以接通栅极。在导通周期52的在第一时间段T₁之后的第二时间段T₂期间，将具有电平55的第二栅极电压施加到高侧开关的栅极，从而第二栅极电流I_G2被施加到栅极以将栅极保持在导通状态。第二栅极电压55小于第一栅极电压54。第二时间段T₂可以与第一时间段T₁连续。第一栅极电流I_G1至少是第二栅极电流I_G2的5倍或者大于10倍的I_G2。例如，在一些实施例中，I_G1可以处在1.68µA/µm²至4.81µA/µm²的范围内，并且I_G2处在48.1nA/µm²至0.24µA/µm²的范围内。在一些实施例中，第一时段T₁可以是大约300 ns。在时间段T₂结束之后，栅极被供给有在第三电平56处的电压，在该实施例中第三电平56为零或负电压，并且高侧开关在时段53中被关断。因此，在图2A中图示的栅极驱动器方案50包括三个电平，如在导通周期52期间使用两个栅极电平，并且在第二时间段T₂之后供给到高侧开关的栅极的在第三电平下的栅极电压或电流使其为断开状态。

施加到栅极的信号可以是栅极电压，或者其可以是栅极电流。在这两种情况下，在第一时间段T₁期间施加到栅极的第一栅极电压或第一栅极电流使得第一栅极电流I_G1是在当第二栅极电压或第二栅极电流被施加到高侧开关的栅极时的第二时段T₂期间所施加的栅极电流I_G2的至少5倍。

对于用于驱动栅极的这两种替换方法而言，即对于被配置为向栅极供给合期望的栅极电流的栅极驱动器或被配置为供给适合于产生合期望的栅极电流的栅极电压的栅极驱动器而言，第一栅极电流Ig₁和第二栅极电流Ig₂不同于瞬态电流的初始尖峰，如例如可以在导通周期期间使用单一的栅极电压或单一的栅极电流的硬开关期间观察到的那样，因为第一栅极电流Ig₁和第二栅极电流Ig₂的每个是可以与瞬态电流区分开的稳态电流。

这样的瞬态电流和随后的稳态栅极电流在比率上的差异远小于在此描述的栅极驱动器中使用的第一栅极电流Ig₁和第二栅极电流Ig₂之间的最小差异5。例如，在导通周期上供给单一的栅极电压或单一的栅极电流的常规的栅极驱动方案中观察到的这样的瞬态电流和随后的稳态栅极电流之间在比率上的差异典型地小于2。

更进一步地，由于第一栅极电流Ig₁是稳态电流，因此在大于瞬态电流的时间段的第一时间段T₁期间施加第一栅极电流Ig₁。第一时间段T₁也大于在常规的栅极驱动方案——其在导通周期上供给单一的栅极电压或单一的栅极电流——中在其上观察到瞬态栅极电流的初始时间段，例如，第一时间段处在10ns至3µs(或50ns至3µs；或者，或100ns至3µs；或者，或500ns至3µs或1µs至3µs)的范围内。

在图2A中图示的栅极驱动方案中，栅极驱动器在高侧开关的导通时段期间供给两个电平的V_GS并且在高侧开关的断开时段期间供给一个电平。在其它实施例中，栅极驱动器在高侧开关的导通时段期间供给电平的V_GS，并且在高侧开关的断开时段期间供给两个电平以例如关断高侧开关，栅极驱动器可以供给负电平，随后是零电平。

在一些实施例中，栅极驱动器被配置为在导通时段期间施加三个或更多个电平，并且在断开时段期间施加一个或多个电平。

在图2A中图示的实施例中，在第一时间段T₁期间向栅极供给第一栅极电压从而第一栅极电流Ig₁接通栅极并且将栅极保持在导通状态，或者可以在第一时间段T₁期间向栅极供给第一栅极电流Ig₁以接通栅极并且将栅极保持在导通状态。

在一些实施例中，栅极电流I_G1不被用于接通栅极，但是仍然足够高以足以接通栅极。在一些实施例中，在第一时间段T₁之前的初始时间段T₀中向栅极施加初始栅极电压，从而施加初始栅极电流Ig₀以接通栅极并且将栅极保持在导通状态，其中Ig₀＜Ig₁。然后，随后将栅极电压施加到栅极以在第一时间段T₁中产生栅极电流Ig₁，其是在第二时间段T₂中使用的栅极电流Ig₂的至少5倍。

在一些实施例中，在第一时间段T₁之前的初始时间段T₀期间向栅极供给初始栅极电流Ig₀，以接通栅极并且将栅极保持在导通状态，其中Ig₀＜Ig₁。然后，随后在第一时间段T₁中施加栅极电流Ig₁，其是在随后的第二时间段T₂中施加的栅极电流Ig₂的至少5倍。

对具有三个或更多个电平的这种栅极驱动器方案的效果的一种可能的解释可以是如下。

作为初始使用更高的栅极源极电流I_GS1的结果，从栅极33的p掺杂区35注入附加的空穴，其足以防止二维电子气的耗尽并且保持沟道内的良好的导电性。作为结果，抑制了源极和栅极之间的寄生电阻RS的增加，并且高侧开关的固有的栅极源极电压V_GS类似于高侧开关的所施加的非固有电压栅极源极电压，从而高侧开关的漏极源极电流I_DS不劣化。因此，高侧开关的总的RDSon保持在合期望的水平，并且高侧开关的V_SW和V_DS不受影响。作为结果，单片集成的基于III族氮化物的半桥电路在例如400V和以上的电压的更高电压下良好地工作。

图2B图示包括栅极驱动器61的功率开关电路60和包括单片集成的基于III族氮化物的半桥电路30的半导体器件20的示例，半桥电路30包括被布置在公共异质衬底25上的公共的基于III族氮化物的半导体本体21中的低侧开关28和高侧开关29。在该实施例中，公共异质衬底25是被耦合到地电位的公共硅衬底。

如在图2B中图示的那样，供给到高侧开关29的栅极的电流具有三个电平：在第一时间段T₁期间的第一电平I_G1；在第二时间段T₂期间的小于第一电平I_G1的第二电平I_G2；以及在第二时间段T₂之后的第三时间段T3期间的第三电平，该第三电平在该实施例中为零或者是可忽略的。第一时间段T₁和第二时间段T₂在高侧开关29的导通时段期间，并且第三周期T₃等于高侧开关29的断开时段，从而栅极驱动器61供给两个导通电平和一个断开电平。

图2B还图示用于向高侧开关29的栅极提供该三个电平供给的示例性栅极驱动器61。在图2B中图示的实施例中，该同一三电平栅极驱动器可以被用于驱动低侧开关28的栅极。然而，低侧开关28可以是由具有与针对高侧开关29图示的电路不同的电路的两电平栅极驱动器或三电平栅极驱动器驱动的。

用于高侧开关29的栅极驱动器61包括第一线性电压调节器(LDO)62和第二LDO63。第一低压降(LDO)调节器62被电耦合在高电压节点64和中间节点72之间。第一LDO 62与第二LDO 63并联电耦合，第二LDO 63也耦合在高电压节点64和中间节点72之间。第一LDO62的输出与例如晶体管器件的开关66串联耦合，开关66被耦合到栅极驱动器电路61的输出节点67。第一LDO 62的输出也被耦合到电容器68，电容器68被耦合到第二LDO 63的输出。第二LDO 63的输出也被耦合到双向开关69，双向开关69被耦合到输出节点67。第二电容器70被电耦合在第二LDO 63的输出和低电压节点65之间。晶体管71被电耦合在低电压节点65和输出节点67之间。

当开关66被接通时，高电压被施加到输出节点67，利用该输出节点67将第一栅极电流I_G1供给到高侧开关29的栅极。当双向开关69被接通时，低电压被供给到输出节点67以使得更低的电流I_G2被供给到高侧开关29的栅极。当开关66和双向开关69这两者都被关断并且开关71被接通时，低电压(即0V或-4V)被施加到输出节点67并且高侧开关29被关断。

图2C图示对于三个栅极驱动方案80、81和82而言作为时间的函数的开关节点电压V_SW的线图。在该实施例中电压V_DC为400V。图2D图示对于栅极驱动方案80、81、82而言在50ns的时间段之后高侧开关的实际V_SW相比于合期望的V_SW的减小或V_SW下降。

图2E图示其中在导通时段期间栅极电流被保持在80 mA或100 mA的单个电平处——分别对应于在图2C和图2D中图示的线图中的方案80和81——的两电平栅极驱动方案。

图2F图示对应于方案82的三电平栅极驱动方案，其中在300 ns的第一时段期间施加700 mA的栅极电流，在第一时间段之后的第二时间段期间施加20 mA的电流，随后是在断开时段期间的零电流。

在图2C的线图中由短划线83指示的50 ns的时段之后，图2D图示出对于两电平栅极驱动方案而言，V_SW的相比于400V的电压下降对于80 mA的栅极驱动器电流(方案80)而言大于200V并且对于100 mA的栅极驱动器电流(方案81)而言在200和150之间。对于三电平栅极驱动方案82——其在300 ns的时间段内使用700 mA的初始栅极电流并且随后使用20 mA的栅极电流——而言，在50 ns之后V_SW上的相比于400V的合期望值的下降已经被减小到刚好高于50。

图2G图示根据实施例的用于单片集成的半桥电路的高侧开关的栅极的四电平栅极驱动方案50'，高侧开关例如为在图1中图示的半导体器件20的第二单片集成的基于III族氮化物的晶体管器件29。

在图2G中图示的栅极驱动方案50'中，与在图2A中图示的方案50类似。然而，在图2G中图示的方案50'中，栅极驱动器在高侧开关的导通时段52期间供给三个电平的栅极电压V_G，并且在高侧开关的断开时段53期间供给一个电平。

在导通周期52期间，在时间段T₁之前的预定的初始时间段T₀内，向高侧开关的栅极供给在图2G中由电平57指示的初始栅极电压，以使得施加初始栅极源极电流I_GS0以接通栅极。然后，在初始栅极电流I_G0之后在预定的时间段T₁内施加在图2G中由电平54指示的第一栅极电压，以使得第一栅极电流I_G1被施加到栅极。第一栅极电流I_G1大于初始栅极电流I_G0。类似于在图2A中图示的实施例，在导通周期52的在第一时间段T₁之后的第二时间段T₂期间将具有电平55的第二栅极电压施加到高侧开关的栅极，从而第二栅极电流I_G2被施加到栅极以将栅极保持在导通状态。第二栅极电压55小于第一栅极电压54。第二时间段T₂可以与第一时间段T₁连续。第一栅极电流I_G1是第二栅极电流I_G2的至少5倍或者大于10倍的I_G2。例如，在一些实施例中，I_G1可以处在1.68µA/µm²至4.81µA/µm²的范围内，并且I_G2可以处在48.1nA/µm²至0.24µA/µm²的范围内。在时间段T₂结束之后，向栅极供给在第三电平56处的电压，在该实施例中该电压为零或负电压，并且在时段53中关断高侧开关。

因此，在图2G中图示的栅极驱动器方案50'包括四个电平，如在导通周期52期间使用三个栅极电平57、54、55，并且使用第四电平来关断栅极。施加到栅极的信号可以是栅极电压或者其可以是栅极电流。在这两种情况下，在第一时间段T₁期间施加到栅极的第一栅极电压或第一栅极电流使得第一栅极电流I_G1是在第二栅极电压或第二栅极电流被施加到高侧开关的栅极时的第二时段T₂期间施加的第二栅极电流I_G2的至少5倍。

当操作晶体管或开关电路的一个或多个开关时，在导通周期中使用的多个栅极电流电平或栅极电压电平可以被使用在所有的导通周期中。

然而，在一些实施例中，在进一步的导通周期中，栅极驱动器被配置为在进一步的导通周期的整个时间段期间向栅极供给单一的栅极电压，或者在进一步的导通周期的整个时间段期间向栅极供给单一的栅极电流。可以在如下的情况下使用该实施例：一个或多个开关或电路显示出所谓的记忆效应，其中在一个或多个导通周期中使用两个或更多个栅极电平进行驱动之后，当在随后的(多个)导通周期的整个持续时间内使用单一的栅极电平驱动所述一个或多个开关或电路时，在一个或多个随后的导通周期中获得预期的漏极源极电流。该实施例可以被用于降低栅极驱动器的功率消耗。

还提供了一种使用在此参照根据在此描述的实施例中的任何一个的栅极驱动器和半导体器件描述的实施例来对包括源极、栅极和漏极的基于III族氮化物的增强型晶体管器件进行开关的方法。

图3A图示开关电路60'的示意性示图，开关电路60'包括用于由半导体器件20提供的半桥电路30的高侧开关的三电平栅极驱动器61和用于低侧开关的三电平栅极驱动器61。开关电路60'包括耦合在公共异质衬底25和地之间的附加的二极管84。二极管84的阳极被耦合到低侧开关28的源极，并且阴极被耦合到公共异质衬底25。

图3B图示对于图2C的三电平驱动器61而言针对400V的VDC的V_SW下降的线图，三电平驱动器61驱动包括通过方案85在图3B中示出的二极管84的半导体器件20。为了比较，针对在图2C中示出的方案80、81和82的V_SW值也被示出在图3B中。

如在图3B中可以看到的那样，较之用于三电平驱动器(但是没有二极管)的方案82，通过方案85实现了在50 ns的时间段处在高侧开关29的V_SW的下降上的进一步的改进，因为不存在有效的V_SW下降，因此避免了在RDSon上的减小。

图3C图示如下的进一步的实施例：针对VDC 600V，将两电平驱动器(方案81)与三电平驱动器(方案82)以及方案85的三电平驱动器和二极管的组合进行比较。

图3D图示对于两电平驱动器(方案81)、没有二极管的三电平驱动器(方案82)和具有二极管的三电平驱动器(方案85)而言，在330 ns和5μs的时段之后针对高侧开关29的V_SW的电压下降。图3D示出与二极管组合的三电平驱动器电路(方案85)在330 ns和5μs这两者之后均造成最小的损耗。在330 ns和5μs时，当单独使用三电平驱动器(方案82)时所看到的电压下降大于对于具有三电平驱动器和二极管的实施例(方案85)而言的电压下降，但是显著小于当使用两电平栅极驱动器(方案81)时所看到的电压下降。这说明具有三电平驱动器(包括耦合在异质公共衬底和地之间的二极管)的开关电路也可以被用于实现在600V或以上的V_dc下的开关。

二极管84可以被提供作为分离的分立组件或者被提供作为半导体器件20的一部分。

在一些实施例中，根据在此描述的任何实施例的半导体器件进一步包括二极管结构，其被电耦合在衬底和地之间以形成在图3A中图示的二极管84和电路。二极管结构可以被集成到公共异质衬底25中。如果公共异质衬底25由硅形成，例如由单晶硅晶片或外延硅层形成，则二极管结构可以是通过在衬底25中形成一个或多个n掺杂区和一个或多个p掺杂区来形成的。二极管结构可以具有各种结构，其中在图4A至图4C中图示了三种可能的结构。

在图4A至图4C中，通过电路图示意性地图示由单片集成在半导体本体中的低侧开关28和高侧开关29提供的半桥电路30。其中单片集成有低侧开关28和高侧开关29这两者的半导体本体可以被直接地形成在图4A到图4C中图示的二极管结构的顶部上。在一些实施例中，没有竖向连接(例如导电通孔)被提供在位于二极管结构90(其位于衬底25中)与半导体本体的上表面或低侧开关28的源极之间的半导体本体中。二极管结构可以被使用在包括在公共异质衬底上的基于III族氮化物的单片集成的半桥电路的半导体器件中，例如被使用在半导体器件20中。

在图4A至图4C中图示的实施例中，公共异质衬底25是被利用第二导电类型轻掺杂的硅衬底，例如，衬底25是轻p掺杂的。

在图4A中图示的实施例中，二极管结构90包括衬底25，并且由被利用第一导电类型(例如n型，如果衬底是p掺杂的话)掺杂的硅形成的岛状部91被形成在轻掺杂的硅衬底25上。岛状部91可以是通过将n型掺杂剂注入到衬底25中形成的，或者可以是通过外延沉积被利用第一导电类型掺杂的实质上平坦的层来形成的。二极管结构90进一步包括第二导电类型的岛状部92，其位于第一导电类型的岛状部91上。第二导电类型的岛状部92可以是通过注入形成的或者是通过外延生长被利用第二导电类型掺杂的进一步的层来形成的。岛状部92是利用第二导电类型重掺杂的。第二导电类型的上部岛状部91在横向上小于第一导电类型的下部岛状部91。

图4B图示根据实施例的可以被使用在半导体器件20中的二极管结构90'。二极管90'被形成在公共异质衬底25中，公共异质衬底25如在图4a中图示的实施例中那样由被利用第二导电类型(其在该实施例中为p型)轻掺杂的硅衬底25形成。在二极管90'中，被利用第一导电类型(n型，如果衬底25是p型的话)掺杂的阱93被形成在衬底25的上表面44中。阱93可以是通过将n型掺杂剂选择性地注入到轻p掺杂的衬底25的上表面44中来形成的。被利用第二导电类型(p型，如果衬底25是p型的话)重掺杂的层94被形成在衬底25的上表面44上以及被形成在阱93上。

在该实施例中，形成沟槽95，沟槽95延伸通过层94并且进入到上表面44中以在横向上限定层94的延伸并且形成岛状部，同时留下层94的材料的环96，其位于衬底25的上表面44上并且在横向上围绕上部层93的岛状部并且与其间隔开。重p掺杂材料的重掺杂的该环96形成用于二极管90'的p掺杂的边缘终止结构。在一些实施例中，n掺杂的阱93在沟槽95的底部中被暴露以使得衬底25的上表面44的环形状的区围绕岛状部93，并且岛状部93的上表面的环形状的区被定位为在横向上相邻于层94的底部。

图4C图示二极管结构90″的实施例，二极管结构90″包括被利用第一导电类型(例如n型，如果衬底25是p型的话)掺杂的阱93'，其位于被利用第二导电类型(例如p型)轻掺杂的硅衬底25的上表面44中。利用第二导电类型重掺杂的阱97被形成在利用相反的导电类型掺杂的阱93'内的横向之内。阱97具有小于阱93'的横向延伸的横向延伸，使得阱93'的外周区在横向上围绕阱97。

二极管90″还包括环96'，其被利用第二导电类型掺杂，并且在横向上围绕被利用相反的导电类型掺杂的阱93'并且被通过公共异质衬底25的上表面44的一部分与阱93'间隔开。在该实施例中，环96'由形成在公共衬底25的上表面44中的被注入的环区形成。环96'被形成在衬底25中而不是如在图4B中图示的实施例中那样位于衬底25的上表面44上。环96'可以是使用与阱97相同的处理形成的，因为它们可以包括相同的导电类型和掺杂。环96'为二极管结构90”提供边缘终止结构。

图5A图示基于III族氮化物的增强型晶体管器件100，其可以被使用在根据在此描述的实施例中的任何一个的半桥电路中，并且还可以被使用在包括单片集成的到位于公共异质衬底上的公共的基于III族氮化物的半导体本体中的两个或更多个栅控器件的半导体器件中。

晶体管器件100包括III族氮化物本体101，其包括被布置在异质衬底103上的过渡/成核区102和被布置在过渡区102上的器件区104。器件区104包括沟道层105和位于沟道层105上的势垒层106并且在沟道层105和势垒层106之间形成异质结107。在一些晶体管器件(诸如HEMT)的情况下，异质结107能够支持二维电荷气(例如二维电子气)，其是通过自发和压电极化形成的。

晶体管器件100包括被布置在势垒层106上的源极108、栅极109和漏极110。栅极109在横向上位于源极108和漏极110之间。栅极109可以包括位于势垒层106和金属栅极112之间的p掺杂区111从而晶体管器件100是增强型器件。

在一些实施例中，漏极110包括p掺杂区113，其被电耦合到金属漏极110以形成所谓的混合漏极布置。p掺杂区113可以被布置成在横向上在栅极109和漏极110之间，并且与位于栅极金属112下方的p掺杂区111间隔开。

在图5A中图示的晶体管器件100中，提供了p掺杂区114，其被电耦合到金属源极108以使得源极具有混合源极布置。p掺杂区114充当空穴注入体，其被电耦合到源极108并且在横向上位于源极108和栅极109之间。源极108典型地被连接到上面的源极接触115，其具有大于源极108的横向延伸，并且在一些实施例中其在栅极109上方延伸并且被通过一个或多个电绝缘层116与栅极109电绝缘。栅极109被电绝缘层116覆盖，电绝缘层116也可以被布置在栅极109的p掺杂区110和源极接触108之间。晶体管器件还包括被布置在漏极110上的漏极电极117。晶体管器件100可以被用作为单片集成的半桥电路中的高侧开关，例如半桥电路30的高侧开关29。

图5B图示对于高侧开关(HSS)和低侧开关(LSS)而言栅极源极电压VGS对于时间的线图以及半桥桥式电路的VSW对于时间的线图。低侧开关和高侧开关这两者都具有包括被电耦合到源极的p掺杂源极区114的混合源极结构。

在时间段120中，低侧开关的栅极源极电压被降低，在该实施例中降低到-4V，以关断低侧开关，并且之后，在时间段121中，电压被施加到高侧开关的栅极以接通高侧开关。然后电压被从高侧开关的栅极移除以关断高侧开关。随后，在时间段122中，电压被施加到低侧开关以再次接通低侧开关。在处于时间段120和121之间的时间段123中，低侧开关和高侧开关这两者都被关断，并且正电压不被施加到低侧开关或高侧开关的栅极。图5B图示半桥电路的软开关。

在时间段123中，认为形成在耦合到源极108的p掺杂区114和沟道区之间的二极管接通并且注入空穴，防止了二维电子气的耗尽。这由通过在图5A中图示的高侧开关的电流I_L2和图5C的等效电路图图示。在该时间段123期间，电流I_L1也流过低侧开关，如在图5C中示出那样。

图5D图示在高侧开关的导通状态的第一时段124(即图5A的时间段121)期间的电路，并且图示被耦合到源极108的p掺杂区114仍然可以注入空穴，防止二维电子气的耗尽。在图5D的等效电路图和图5E中的高侧开关的示意性示图中指示了流过高侧开关的总电流I_L。因此，如在图5B中示出那样，在高侧开关的初始导通时段124期间，与合期望的值V_BUS相比存在很小的在V_SW上的增加(如果有任何增加的话)。对于软开关而言在这一时段中V_SW高于V_BUS。如果如合期望的那样不存在沟道中的2DEG耗尽，则在V_SW上的增加很小。另一方面，如果存在一定的2DEG耗尽，则那么与没有2DEG耗尽的情况相比V_SW变得更高。

在其它实施例中，使用根据在此描述的实施例中的任何一个的包括至少三个电平的多电平栅极驱动方案来驱动包括电耦合到源极的p掺杂源极区的晶体管器件，例如在图5A中图示的晶体管器件100。

图6图示包括被布置在衬底132上的III-V族半导体本体131的双向开关130的示意性示图。例如，III-V族半导体本体131可以包括多层III族氮化物结构，并且衬底可以包括硅。双向开关130包括被布置在半导体本体131的上表面135上的第一输入/输出接触133和第二输入/输出接触134。双向开关130还包括两个栅极接触136、137，其被布置在上表面135上，在横向上在第一输入/输出接触133和第二输入/输出接触134之间并且与第一输入/输出接触133和第二输入/输出接触134间隔开，并且是彼此间隔开的。在一些实施例中，提供了单个栅极接触。可以使用根据在此描述的实施例之一的栅极驱动器来驱动栅极接触136、137中的一个或这两者。

双向开关130可以被形成在具有根据在此描述的实施例中的任何一个的多层III族氮化物结构的半导体本体131中。

双向开关130可以具有其中一个输入/输出接触被由两个邻近的器件共享的公共漏极结构，由此单个栅极电极被布置在共享的或公共的输入/输出接触的相对的侧上。

在双向开关130的一些实施例中，耦合到第一输入/输出接触133的p掺杂III族氮化物区和/或耦合到第二输入/输出接触134的p掺杂III族氮化物区可以被省略为电荷源或空穴注入体，并且第二栅极可以被用作为空穴注入体。

如在上面讨论的那样，III-V族半导体本体——诸如在图1中图示的半导体器件20的半导体本体21的基于III族氮化物的外延结构——可以具有电容效应，其中半导体本体有效地充当电容器，其中二维电子气形成顶部电极，衬底25形成底部电极并且在二维电子气和衬底25之间的基于III族氮化物的外延结构形成电容器结构的电介质，这导致当该电容器的顶部电极相对于底部电极处于高的正电位时2DEG的耗尽和在寄生电阻Rs上的增加，从而器件——诸如单片集成的半桥的高侧开关——的实际的漏极源极电流Ids小于预期。

认为通过在此描述的实施例减小或消除了这种电容效应，从而这可以被利用于增加可以以其来操作开关电路的电压。在一些实施例中，提供了一种开关电路，其包括基于III族氮化物的半导体本体，半导体本体包括第一以及单片集成的基于III族氮化物的晶体管器件，其被耦合以形成布置在包括公共掺杂水平的公共异质衬底上的半桥电路。开关电路被配置为在至少300V、例如至少450V的电压下操作半桥电路。

在一些实施例中，开关电路包括空穴注入体，空穴注入体可以操作以周期性地将空穴注入到在竖向上位于二维电子气和公共异质衬底之间的掩埋层中。因此，空穴注入体可以是可开关的。掩埋层可以例如由沟道层的一部分形成或者由基于III族氮化物的半导体本体的缓冲结构形成，从而术语“掩埋层”未必指示附加的结构。

掩埋层可以被布置在提供半桥电路的高侧开关的第二单片集成的基于III族氮化物的晶体管器件中，因为高侧开关中的寄生电阻的形成可以使漏极源极电流降低。

在一些实施例中，可开关空穴注入体在竖向上位于二维电荷气上方并且与其间隔开，例如可开关空穴注入体可以位于沟道层上。在一些实施例中，可开关空穴注入体是耦合到源极接触的第二导电类型的掺杂区，或者是由耦合到栅极并且操作栅极的栅极驱动器提供的。

在一些实施例中，通过如下的操作晶体管器件的方法来减小或消除半导体本体的这种电容效应：其中通过从电荷源周期性地注入第二导电类型的电荷来周期性地将二维电荷气与衬底屏蔽开。电荷源可以是耦合到源极或栅极驱动器的p掺杂区。

该方法可以被用于操作晶体管器件，诸如在图1中图示的半导体器件20的晶体管器件29或者在图5A中图示的晶体管器件100。

晶体管器件100可以包括基于III族氮化物的本体101，其包括布置在异质衬底103上的过渡区102和布置在过渡区102上的器件区104，器件区104包括：布置在沟道层105上的势垒层106，在其间形成能够支持第一导电类型的二维电荷气的异质结107；布置在势垒层106上的源极接触115、栅极109以及漏极接触117。

晶体管器件100典型地具有可以被确定的电荷击穿密度。在一些实施例中，周期性地注入至少为击穿密度的一半的电荷量以提供二维电荷气与衬底102的周期性的屏蔽。

从电荷源注入的第二导电类型的电荷可以用来在预定的时间段内增加在竖向地布置在第一导电类型的二维电荷气和异质衬底102之间的基于III族氮化物的本体的区中的第二导电类型的电荷密度，并且在预定的时间段结束之后，方法包括停止从电荷源注入第二导电类型的电荷。

电荷源可以在竖向上位于二维电荷气上方并且与其间隔开，例如在势垒层106上。

其中第二导电类型的电荷密度增加的基于III族氮化物的本体的区可以在竖向上与来自异质结107的第一导电类型的二维电荷气间隔开，并且在竖向上与异质衬底102间隔开。该区可以从源极接触115连续地延伸到漏极接触117，并且在横向上在源极接触115下方并且在漏极接触117下方延伸。

在一些实施例中，在晶体管器件100的导通周期的初始时段期间注入第二导电类型的电荷。

在一些实施例中，该区的电荷密度在预定的时间段期间将异质衬底102与二维电荷气电容性地解耦。

在一些实施例中，晶体管器件100与进一步的晶体管器件(例如在图1中图示的低侧开关28)耦合以形成半桥电路，并且晶体管器件和进一步的晶体管器件被单片集成在布置在公共异质衬底上的公共半导体本体中。

在其中晶体管器件100提供半桥电路的高侧开关并且进一步的晶体管器件28提供半桥电路的低侧开关的实施例中，方法可以进一步包括在低侧开关28的导通周期期间停止从电荷源注入第二导电类型的电荷，并且在高侧开关100的导通周期期间在栅极109被接通时的第一时间段期间从电荷源114注入第二导电类型的电荷，并且在栅极109被保持在导通状态时的在第一时间段之后的第二时间段期间停止从电荷源114注入第二导电类型的电荷。

根据在此描述的实施例中的任何一个的栅极驱动器方案也可以被用于分立的III族氮化物晶体管器件(诸如分立的III族氮化物增强型HEMT)并且不限制于用于包括单片集成在公共衬底中的两个或更多个III族氮化物器件的器件。

根据在此描述的实施例中的任何一个的栅极驱动器和用于开关的方法不限制于与III族氮化物增强型晶体管器件一起使用，并且可以被用于其它晶体管器件。在进一步的实施例中，根据在此描述的实施例中的任何一个的栅极驱动器和方法的原理被用于开关通常导通的III族氮化物耗尽型晶体管器件。III族氮化物耗尽型晶体管器件可以是分立器件，或者与一个或多个进一步的III族氮化物器件单片集成在公共衬底中。

在一些实施例中，耗尽型III族氮化物晶体管器件(例如耗尽型III族氮化物HEMT)包括栅极，该栅极包括在金属栅极之下的p掺杂III族氮化物层。然而，栅极p掺杂III族氮化物层和二维电子气之间的距离足够大而使二维电子气被完全耗尽从而器件通常导通。

在一些实施例中，使用栅极电压而不是栅极电流来驱动III族氮化物耗尽型晶体管器件。

在断开状态下，小于III族氮化物耗尽型晶体管器件的负的阈值电压(例如-3V或更小)的负电压被供给到该器件的栅极。为了接通III族氮化物耗尽型晶体管器件，将电压V_g1供给到栅极，该电压V_g1足以接通形成在包括p掺杂层的栅极和二维电子气之间的二极管以便注入空穴。该电压V_g1可以大于+3V或大于+4V。该电压可以被施加为短脉冲，类似于用于增强型III族氮化物晶体管器件的电压，以在第一时间段内产生栅极电流Ig₁。

然后，在多电平栅极驱动器的下一电平下约为0的电压V_g2被供给到栅极以产生栅极电流Ig₂并且保持器件的导通状态，由此电压可以略大于或小于0V。至于增强型III族氮化物器件，Ig₁＞5Ig₂，或Ig₁＞10Ig₂，由此存在附加的条件：V_g1≧3V或V_g1≧3V。

在实施例中，提供了一种用于包括源极、栅极和漏极的基于III族氮化物的耗尽型晶体管器件的多电平栅极驱动器，其中在基于III族氮化物的耗尽型晶体管器件的导通周期期间，栅极驱动器被配置为在第一时间段期间向栅极供给第一栅极电压Vg1从而在第一时间段期间施加第一栅极电流Ig₁，第一栅极电流Ig₁足以接通栅极并且将栅极保持在导通状态，并且在第一时间段之后的第二时间段期间向栅极供给第二栅极电压V_g2从而在第二时间段期间向栅极施加第二栅极电流Ig₂以将栅极保持在导通状态，其中V_g1≧3V或V_g1≧3V并且Ig₁＞5Ig₂，或Ig₁＞10Ig₂。V_g2约为0V。

为了例如在第二时间段之后关断基于III族氮化物的耗尽型晶体管器件并且将其保持在关断状态，栅极驱动器被配置为向栅极供给电压V_off，其中V_off<0V，例如V_off<-3V。

还提供了以下的示例：

示例1. 一种用于包括源极、栅极和漏极的基于III族氮化物的增强型晶体管器件的多电平栅极驱动器，

其中在基于III族氮化物的增强型晶体管器件的导通周期期间，栅极驱动器被配置为：

在第一时间段期间向栅极供给第一栅极电压从而在第一时间段期间施加足以接通栅极并且将栅极保持在导通状态的第一栅极电流Ig₁，以及

在第一时间段之后的第二时间段期间向栅极供给第二栅极电压从而在第二时间段期间向栅极施加第二栅极电流Ig₂以将栅极保持在导通状态，其中Ig₁>5Ig₂，或Ig₁>10Ig₂，或者替换地，

在基于III族氮化物的增强型晶体管器件的导通周期期间，栅极驱动器被配置为：

在第一时间段期间向栅极供给第一栅极电流Ig₁，其中Ig₁足以接通栅极并且将栅极保持在导通状态，以及

在第一时间段之后的第二时间段期间向栅极供给第二栅极电流Ig₂，其中Ig₂将栅极保持在导通状态，

其中Ig₁＞5Ig₂，或Ig₁＞10Ig₂。

示例2. 根据示例1的栅极驱动器，其中第二时间段与第一时间段连续。

示例3. 根据示例1或示例2的栅极驱动器，其中0.24µA/µm²≤Ig1≤7.21µA/µm²和/或2.4nA/µm²≤Ig2≤0.24µA/µm²和/或第一时间段处在10ns至3µs、或50 ns至3µs、或100 ns至3µs、或500 ns至3µs、或1µs至3µs的范围内。

示例4. 根据示例1至3之一的栅极驱动器，其中在基于III族氮化物的增强型晶体管器件的进一步的导通周期中，栅极驱动器被配置为：

在导通周期的整个时间段期间向栅极供给单一的栅极电压，或者

其中在基于III族氮化物的增强型晶体管器件的进一步的导通周期中，栅极驱动器被配置为：

在导通周期的整个时间段期间向栅极供给单一的栅极电流。

示例5. 根据示例1至4之一的栅极驱动器，其中栅极驱动器被进一步配置为供给第三栅极电压以关断栅极，或者栅极驱动器被进一步配置为供给第三栅极电流以关断栅极。

示例6. 根据示例5的栅极驱动器，其中栅极驱动器被进一步配置为供给第三栅极电压以关断栅极，第三栅极电压是负的，之后是约为0的第四栅极电压。

示例7. 根据示例1至6之一的栅极驱动器，其中

在第一时间段之前的初始时间段内向栅极施加第五栅极电压，从而施加初始栅极电流Ig₀以接通栅极并且将栅极保持在导通状态，其中Ig₀＜Ig₁，或者

在第一时间段之前的初始时间段期间向栅极供给初始栅极电流Ig₀以接通栅极，其中Ig₀＜Ig₁。

示例8. 根据示例1至6之一的栅极驱动器，其中

在第一时间段期间向栅极供给第一栅极电压从而第一栅极电流Ig₁接通栅极，或者

在第一时间段期间向栅极供给第一栅极电流Ig₁以接通栅极。

示例9. 根据示例1至8之一的栅极驱动器，其中栅极驱动器包括：

第一线性电压调节器(LDO)，其与第二LDO并联耦合，

第一LDO的输出，其与耦合到输出节点的开关串联耦合，

第二LDO的输出，其与耦合到输出节点的双向开关串联耦合，

第一电容器，其被耦合在第一LDO的输出和第二LDO的输出之间，

第二电容器，其被耦合在第二LDO的输出和低电压节点之间，

耦合在第二电容器和输出节点之间的开关，

其中当耦合在第一LDO的输出和输出节点之间的开关被接通时，第一电压被供给到输出节点，并且其中当双向开关被接通时，第二电压被供给到输出节点，其中第一电压大于第二电压。

示例10. 根据示例1至9之一的栅极驱动器，其中晶体管器件是增强型器件并且被单片集成在基于III族氮化物的半导体本体中，该半导体本体包括进一步的单片集成的基于III族氮化物的增强型晶体管器件，

其中晶体管器件的源极被耦合到进一步的单片集成的基于III族氮化物的增强型晶体管器件的漏极以形成半桥配置，晶体管器件和进一步的单片集成的基于III族氮化物的增强型晶体管器件被布置在公共衬底上。

示例11. 根据示例1至9之一的栅极驱动器，其中晶体管器件是增强型器件并且被单片集成在基于III族氮化物的半导体本体中，该半导体本体包括进一步的单片集成的基于III族氮化物的增强型晶体管器件，

其中晶体管器件和进一步的单片集成的基于III族氮化物的增强型晶体管器件耦合以形成双向开关并且被布置在公共异质衬底上。

示例12. 根据示例10或示例11的栅极驱动器，其中公共衬底被耦合到地电位。

示例13. 一种功率开关电路，包括：

基于III族氮化物的半导体本体，包括：

第一单片集成的基于III族氮化物的增强型晶体管器件，以及

第二单片集成的基于III族氮化物的增强型晶体管器件，

根据示例1至8之一的栅极驱动器，

其中第一单片集成的基于III族氮化物的增强型晶体管器件和第二单片集成的基于III族氮化物的增强型晶体管器件被耦合以形成具有负载路径的电路并且被布置在公共衬底上。

示例14. 根据示例13的功率开关电路，其中第一单片集成的基于III族氮化物的增强型晶体管器件的漏极被耦合到第二单片集成的基于III族氮化物的增强型晶体管器件的源极以形成半桥电路。

示例15. 根据示例13的功率开关电路，其中第一单片集成的基于III族氮化物的增强型晶体管器件和第二单片集成的基于III族氮化物的增强型晶体管器件耦合以形成双向开关。

示例16. 根据示例13至15之一的功率开关电路，进一步包括二极管，二极管包括阳极和阴极，其中阳极被耦合到具有最低电位的节点并且阴极被耦合到公共衬底。

示例17. 根据示例16的功率开关电路，其中二极管被集成到公共衬底中。

示例18. 根据示例17的功率开关电路，其中：

公共衬底是p掺杂衬底，并且包括在p掺杂衬底上的n掺杂岛状部以形成二极管，III族氮化物半导体本体被布置在n掺杂岛状部上，或者

公共衬底是p掺杂衬底，并且包括在p掺杂衬底上的n掺杂岛状部和在n掺杂岛状部上的p掺杂层以形成二极管，III族氮化物半导体本体被布置在p掺杂层上，或者

公共衬底是p掺杂衬底，并且包括在p掺杂衬底中的n掺杂阱和被布置在n掺杂阱上的p掺杂层以形成二极管，其中p掺杂层被进一步布置在p掺杂衬底上，p掺杂层包括完全中断与n掺杂阱相邻的p掺杂层的沟槽，III族氮化物半导体本体被布置在p掺杂层上，或者

公共衬底是p掺杂衬底，并且包括在p掺杂衬底中的n掺杂阱以形成二极管以及包括被布置在p掺杂衬底中的p掺杂环，p掺杂环在横向上与n掺杂阱间隔开，III族氮化物半导体本体被布置在n掺杂阱上，或者

公共衬底是p掺杂衬底，并且包括在p掺杂衬底中的n掺杂阱和在n掺杂阱中的p掺杂阱以形成二极管以及包括被布置在p掺杂衬底中的p掺杂环，p掺杂环在横向上与n掺杂阱间隔开，III族氮化物半导体本体被布置在p掺杂阱上。

示例19. 一种基于III族氮化物的增强型晶体管器件，包括：

基于III族氮化物的本体，其包括布置在异质衬底上的过渡区和布置在过渡区上的器件区，器件区包括在沟道层上的势垒层并且形成能够支持二维电荷气的异质结，

被布置在势垒层上的源极和栅极以及漏极，栅极被布置成在横向上在源极和漏极之间，其中源极包括至少一个空穴注入体区，该至少一个空穴注入体区被电耦合到源极并且在横向上位于源极和栅极之间。

示例20. 根据示例19的基于III族氮化物的增强型晶体管器件，其中空穴注入体区包括布置在势垒层上的p掺杂III族氮化物区。

示例21. 根据示例19或示例20的基于III族氮化物的增强型晶体管器件，其中漏极包括至少一个空穴注入体区，该至少一个空穴注入体区被电耦合到漏极并且在横向上位于第二晶体管器件的漏极和栅极之间。

示例22. 根据示例19至21之一的基于III族氮化物的增强型晶体管器件，其中栅极进一步包括被布置在金属栅极和势垒层之间的p掺杂III族氮化物区。

示例23.一种单片集成的基于III族氮化物的电路，其包括两个或更多个开关器件，其中开关器件中的两个被耦合以形成包括低侧开关和高侧开关的半桥，其中高侧开关包括根据示例19至22中的任何一个的基于III族氮化物的增强型晶体管。

示例24. 根据示例19的单片集成的基于III族氮化物的电路，其中两个或更多个开关器件被形成在公共的基于III族氮化物的本体上，公共的基于III族氮化物的本体被形成在公共异质衬底上。

示例25. 根据示例23或示例24的单片集成的基于III族氮化物的电路，进一步包括根据示例1至14之一的栅极驱动器。

示例26. 一种单片集成的基于III族氮化物的电路，包括两个或更多个开关器件，其中开关器件中的两个被耦合以形成双向开关，其中双向开关包括两个根据示例19至22中的任何一个的基于III族氮化物的增强型晶体管。

示例27. 根据示例26的单片集成的基于III族氮化物的电路，其中两个基于III族氮化物的增强型晶体管共享公共漏极。

示例28. 根据示例26或示例27的单片集成的基于III族氮化物的电路，其中两个或更多个开关器件被形成在公共的基于III族氮化物的本体中，该公共的基于III族氮化物的本体被形成在公共异质衬底上。

示例29. 根据示例26至28中的任何一个的单片集成的基于III族氮化物的电路，进一步包括根据示例1至14之一的栅极驱动器。

示例30. 一种开关包括源极、栅极和漏极的基于III族氮化物的增强型晶体管器件的方法，方法包括：

在基于III族氮化物的增强型晶体管器件的导通周期期间：

在第一时间段期间向栅极供给第一栅极电压从而在第一时间段期间施加足以接通栅极并且将栅极保持在导通状态的第一栅极电流Ig₁，以及

在第一时间段之后的第二时间段期间向栅极供给第二栅极电压从而在第二时间段期间向栅极施加第二栅极电流Ig₂以将栅极保持在导通状态，其中Ig₁>5Ig₂，或Ig₁>10Ig₂，或者方法包括：

在第一时间段期间向栅极供给足以接通栅极并且将栅极保持在导通状态的第一栅极电流Ig₁，以及

在第一时间段之后的第二时间段期间向栅极供给第二栅极电流Ig₂以将栅极保持在导通状态，

其中Ig₁＞5Ig₂，或Ig₁＞10Ig₂。

示例31. 根据示例30的方法，其中第二时间段与第一时间段连续。

示例32. 根据示例30或示例31的方法，其中700mA≤Ig₁≤2A并且20mA≤Ig₂≤100mA，或者

其中0.24µA/µm²≤Ig₁≤7.21µA/µm²和/或2.4nA/µm²≤Ig₂≤0.24µA/µm²和/或第一时间段处在10ns至3µs的范围内。

示例33. 根据示例30至32之一的方法，其中在基于III族氮化物的增强型晶体管器件的进一步的导通周期中，方法包括：

在导通周期的整个时间段期间向栅极供给单一的栅极电压，或者

在基于III族氮化物的增强型晶体管器件的进一步的导通周期中，方法包括：

在导通周期的整个时间段期间向栅极供给单一的栅极电流。

示例34. 根据示例30至33之一的方法，进一步包括供给第三栅极电压以关断栅极。

示例35. 根据示例34的方法，其中第三栅极电压是负的，或者第三栅极电压是负的并且之后是大约为0的第四栅极电压。

示例36. 根据示例30至35之一的方法，进一步包括：

在第一时间段之前的初始时间段内向栅极施加第五栅极电压从而施加初始栅极电流Ig₀以接通栅极并且将栅极保持在导通状态，其中Ig₀<Ig₁，或者

进一步包括：

在第一时间段之前的初始时间段期间向栅极供给初始栅极电流Ig₀以接通栅极并且将栅极保持在导通状态，其中Ig₀<Ig₁。

示例37. 根据示例30至36之一的方法，其中

在第一时间段期间向栅极供给第一栅极电压从而第一栅极电流Ig₁接通栅极并且将栅极保持在导通状态，或者

在第一时间段期间向栅极供给第一栅极电流Ig₁以接通栅极并且将栅极保持在导通状态。

示例38. 根据示例30至37之一的方法，其中基于III族氮化物的增强型晶体管器件是半桥电路的高侧开关。

示例39. 根据示例38的方法，其中半桥电路进一步包括被配置为提供半桥电路的低侧开关的进一步的基于III族氮化物的增强型晶体管器件，方法进一步包括：

在低侧开关的导通周期期间向进一步的基于III族氮化物的增强型晶体管器件的栅极供给单一的栅极电压或单一的栅极电流，以及

在高侧开关的导通周期期间在第一时间段期间向基于III族氮化物的增强型晶体管器件的栅极供给第一栅极电压从而第一栅极源极电流Igs₁被施加以接通栅极并且将栅极保持在导通状态，以及

在第一时间段之后的第二时间段期间向基于III族氮化物的增强型晶体管器件的栅极供给第二栅极电压从而第二栅极源极电流Igs₂被施加到栅极以将栅极保持在导通状态，其中Igs₁＞5Igs₂，优选地Igs₁＞10Igs₂。

示例40. 一种操作晶体管器件的方法，晶体管器件包括基于III族氮化物的本体，基于III族氮化物的本体包括布置在衬底上的过渡区和布置在过渡区上的器件区，器件区包括被布置在沟道层上的势垒层、被布置在势垒层上的源极接触、栅极和漏极接触，沟道层与势垒层之间形成能够支持第一导电类型的二维电荷气的异质结，方法包括：

通过从电荷源周期性地注入第二导电类型的电荷来周期性地将二维电荷气与衬底屏蔽开。

示例41. 根据示例40的操作晶体管器件的方法，其中晶体管器件具有电荷击穿密度，并且周期性地注入击穿密度的至少一半的电荷量以提供二维电荷气的与衬底的周期性的屏蔽。

示例42. 根据示例40或示例41的方法，其中从电荷源注入的第二导电类型的电荷在预定的时间段内增加在竖向地布置在第一导电类型的二维电荷气和异质衬底之间的基于III族氮化物的本体的区中的第二导电类型的电荷密度，以及

在预定的时间段结束之后，方法包括停止从电荷源注入第二导电类型的电荷。

示例43. 根据示例40至42之一的方法，其中电荷源在竖向上位于二维电荷气上方并且与其间隔开。

示例44. 根据示例40至43之一的方法，其中电荷源位于沟道层上。

示例45. 根据示例40至44之一的方法，其中电荷源是被耦合到源极接触的第二导电类型的掺杂区。

示例46. 根据示例40至45之一的方法，其中电荷源是由耦合到栅极的栅极驱动器提供的。

示例47. 根据示例40至46之一的方法，其中电荷被周期性地从电荷源注入到被布置在二维电荷气和异质衬底之间并且在竖向上与二维电荷气间隔开并且在竖向上与衬底间隔开的基于III族氮化物的本体的区中。

示例48. 根据示例47的方法，其中该区从源极接触连续地延伸到漏极接触。

示例49. 根据示例48的方法，其中该区在横向上在源极接触之下并且在漏极接触之下延伸。

示例50. 根据示例40至49之一的方法，其中在晶体管器件的导通周期的初始时段期间注入第二导电类型的电荷。

示例51. 根据示例40至50之一的方法，其中该区的电荷密度在预定的时间段期间将异质衬底与二维电荷气电容性地解耦。

示例52. 根据示例40至51之一的方法，其中晶体管是基于III族氮化物的晶体管器件。

示例53. 根据示例40至52之一的方法，其中晶体管器件被与进一步的晶体管器件耦合以形成半桥电路，并且晶体管器件和进一步的晶体管器件被单片集成在布置在公共衬底上的公共半导体本体中。

示例54. 根据示例53的方法，其中公共半导体本体包括外延多层结构。

示例55. 根据示例40至54之一的方法，其中晶体管器件提供半桥电路的高侧开关并且进一步的晶体管器件提供半桥电路的低侧开关，方法进一步包括：

在低侧开关的导通周期期间，停止将第二导电类型的电荷从电荷源注入到提供高侧开关的晶体管器件中，以及

在高侧开关的导通周期期间，在栅极被接通并且将栅极保持在导通状态时的第一时间段期间从电荷源注入第二导电类型的电荷，以及

在栅极被保持在导通状态时的第一时间段之后的第二时间段期间，停止将第二导电类型的电荷从电荷源注入到提供高侧开关的晶体管器件中。

示例56. 一种开关电路，包括：

基于III族氮化物的半导体本体，包括：

第一单片集成的基于III族氮化物的晶体管器件；

第二单片集成的基于III族氮化物的晶体管器件，

其中第一单片集成的基于III族氮化物的晶体管器件和第二单片集成的基于III族氮化物的晶体管器件被耦合以形成半桥电路并且被布置在包括公共掺杂水平的公共衬底上，

其中开关电路被配置为在至少300V的电压下操作半桥电路。

示例57. 根据示例56的开关电路，其中基于III族氮化物的半导体本体包括：

布置在衬底上的过渡区和布置在过渡区上的器件区，器件区包括布置在沟道层上的势垒层，在沟道层和势垒层之间形成能够支持第一导电类型的二维电荷气的异质结；

第一单片集成的基于III族氮化物的晶体管器件和第二单片集成的基于III族氮化物的晶体管器件被形成在器件区中。

示例58. 根据示例56或示例57的开关电路，其中开关电路进一步包括空穴注入体，空穴注入体可操作以周期性地将空穴注入到在竖向上位于二维电子气和公共衬底之间的掩埋层中。

示例59. 根据示例58的开关电路，其中掩埋层被布置在第二单片集成的基于III族氮化物的晶体管器件中或者被布置在第一单片集成的基于III族氮化物的晶体管器件中。

示例60. 根据示例58或示例59的开关电路，其中空穴注入体在竖向上位于二维电荷气上方并且与二维电荷气间隔开。

示例61. 根据示例58至60之一的开关电路，其中空穴注入体位于沟道层上。

示例62. 根据示例58至61之一的开关电路，其中可开关的空穴注入体是被耦合到源极接触的第二导电类型的掺杂区。

示例63. 根据示例58至61之一的开关电路，其中空穴注入体是由被耦合到栅极的栅极驱动器提供的。

示例64. 根据示例56至63之一的开关电路，其中第一单片集成的基于III族氮化物的晶体管器件和第二单片集成的基于III族氮化物的晶体管器件被耦合以形成半桥电路，并且第一单片集成的基于III族氮化物的晶体管器件提供半桥电路的低侧开关，并且第二单片集成的基于III族氮化物的晶体管器件提供半桥电路的高侧开关。

示例65. 根据示例56至64之一的开关电路，其中第一单片集成的基于III族氮化物的晶体管器件和第二单片集成的基于III族氮化物的晶体管器件是增强型器件或耗尽型器件。

示例66. 根据示例56至65之一的开关电路，其中第一单片集成的基于III族氮化物的晶体管器件和第二单片集成的基于III族氮化物的晶体管器件的每个包括在金属栅极和势垒层之间的p掺杂区。

为了容易描述而使用诸如“下面”、“下部”、“下”、“上方”、和“上”等的空间相对术语来解释一个元素相对于第二元素的定位。这些术语意图涵盖器件的除了与各图中描绘的那些不同的不同定向之外的不同定向。进一步地，诸如“第一”、“第二”等的术语也被用于描述各种元素、区、区段等并且也不意图进行限制。贯穿于描述，同样的术语指代同样的元素。

如在此使用的那样，术语“具有”、“包含”、“包括”和“包括有”等是开放式术语，其指示存在所声明的元素或特征但是不排除附加的元素或特征。量词“一”、“一个”和指代词“该”意图包括复数以及单数，除非上下文另外清楚地指示。要理解的是，除非另外具体指出，否则在此描述的各种实施例的特征可以被彼此组合。

虽然已经在此图示和描述了具体的实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种各样的替换的和/或等同的实现可以替代所示出和描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任何适配或变化。因此，意图的是本发明仅受权利要求及其等同物限制。