一种屏蔽栅mosfet的制造方法
阅读说明：本技术 一种屏蔽栅mosfet的制造方法 (Manufacturing method of shielded gate MOSFET ) 是由 潘光燃 胡瞳腾 于 2021-09-30 设计创作，主要内容包括：本发明公开了一种屏蔽栅MOSFET的制造方法,在第一氧化层表面生成氮化硅,并在氮化硅上淀积第一多晶硅,将第一沟槽和第二沟槽内的第一多晶硅进行腐蚀,腐蚀第一沟槽内的第一多晶硅,使得第一沟槽内的第一多晶硅的高度低于第二沟槽内的第一多晶硅高度,氧化第一多晶硅,在第一多晶硅的顶部生成第二氧化层,腐蚀氮化硅,使得氮化硅与第二氧化层的高度平齐,腐蚀第一氧化层,使得第一氧化层与氮化硅的高度平齐,在第一沟槽和第二沟槽的侧壁生长第三氧化层,第三氧化层延伸至第一氧化层一端,在第一沟槽内淀积第二多晶硅,并腐蚀第二多晶硅,本发明提供的制造方法简化了工艺流程,降低了工艺成本。(The invention discloses a manufacturing method of a shielded gate MOSFET, which is characterized in that silicon nitride is generated on the surface of a first oxidation layer, first polysilicon is deposited on the silicon nitride, the first polysilicon in a first groove and a second groove is etched, the first polysilicon in the first groove is etched, the height of the first polysilicon in the first groove is lower than that of the first polysilicon in the second groove, the first polysilicon is oxidized, a second oxidation layer is generated on the top of the first polysilicon, the silicon nitride is etched, the height of the silicon nitride is parallel and level to that of the second oxidation layer, the first oxidation layer is etched, the height of the first oxidation layer is parallel and level to that of the silicon nitride, third oxidation layers are grown on the side walls of the first groove and the second groove, the third oxidation layers extend to one end of the first oxidation layer, the second polysilicon is deposited in the first groove, and the second polysilicon is etched, the process cost is reduced.)
技术领域
本发明涉及半导体技术领域，尤其涉及一种屏蔽栅MOSFET的制造方法。
背景技术
MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，集成电路是通过工艺方法将成千上万个晶体管整合在同一个芯片中，MOSFET则是由成千上万个相同结构的元胞并列组成的单个晶体管。
MOSFET的关键动态参数包括寄生电容、开关时间、栅极寄生电阻等，其中寄生电容包括栅源寄生电容Cgs、栅漏寄生电容Cgd，漏源寄生电容Cds，从应用角度来看，将MOSFET的寄生电容归纳为输入电容Ciss＝Cgs+Cgd，输出电容Coss＝Cds+Cdg和反向传输电容Crss＝Cdg，其中反向传输电容Crss也叫做米勒电容，输入电容和米勒电容在MOSFET的开关损耗中起主导作用。芯片面积越大，芯片的导通电阻就越小，但寄生电容的面积也就越大，输入电容和米勒电容随之也就越大；在保证既定导通电阻的前提下，最大程度的减小MOSFET的输入电容和米勒电容，是芯片工程师的职责所在。
MOSFET芯片包含栅极(G)、源极(S)、漏极(D)三个端口，其中栅极为多晶硅栅，漏极在芯片的背面，源极和栅极在芯片的正面；在屏蔽栅MOSFET结构中，共包含两层多晶硅，其中第一层多晶硅为屏蔽栅，屏蔽栅并不作为一个独立的端口引出，而是在芯片内部采用金属连线与源区(源极)相连，其中第二层多晶硅为MOSFET的多晶硅栅。在屏蔽栅和多晶硅栅之间，是不导电的介质层，在此称之为“多晶硅层间介质”。
关于屏蔽栅MOSFET的制造方法，其关键技术之一，就是形成多晶硅层间介质的相关工艺步骤。在传统技术中，在形成多晶硅屏蔽栅之后，采用高密度等离子体化学气相淀积(HDP CVD)的方法在第一层多晶硅的上表面生长较厚的氧化层，然后采用光刻、腐蚀工艺将设定区域的所述氧化层去除掉，且保留设定区域的第一层多晶硅上的氧化层，然后去除光刻胶，并在所述氧化层的上表面生长第二层多晶硅。这种方法需要采用昂贵的高密度等离子体化学气相淀积工艺，而且需要专门设计一层光刻工艺才可以成型多晶硅层间介质，工艺流程比较复杂，成本非常高。
发明内容
本发明提供了屏蔽栅MOSFET的制造方法，旨在解决现有的MOSFET芯片在形成多晶硅层间介质的工艺步骤中流程复杂、成本较高的问题。
根据本申请实施例，提供了一种屏蔽栅MOSFET的制造方法，包括以下步骤：
步骤S1：在衬底的表面生长外延层，并在外延层中形成第一沟槽和第二沟槽，在第一沟槽及第二沟槽的表面形成第一氧化层；
步骤S2：在第一氧化层表面生成氮化硅，并在氮化硅上淀积第一多晶硅，将第一沟槽和第二沟槽内的第一多晶硅进行腐蚀，使得第一多晶硅的高度低于第一沟槽和第二沟槽的高度；
步骤S3：腐蚀第一沟槽内的第一多晶硅，使得第一沟槽内的第一多晶硅的高度低于第二沟槽内的第一多晶硅高度；
步骤S4：氧化第一多晶硅，在第一多晶硅的顶部生成第二氧化层；
步骤S5：腐蚀氮化硅，使得氮化硅与第二氧化层的高度平齐，腐蚀第一氧化层，使得第一氧化层与氮化硅的高度平齐；
步骤S6：在第一沟槽和第二沟槽的侧壁生长第三氧化层，第三氧化层延伸至第一氧化层一端；
步骤S7：在第一沟槽内淀积第二多晶硅，并腐蚀第二多晶硅，使得第二多晶硅的高度低于第一沟槽的高度；
步骤S8：依次形成体区和源区，在第二氧化层和第三氧化层上淀积介质层，在第一沟槽和第二沟槽的位置打孔获得第一接触孔及第二接触孔，在相邻的第一沟槽之间打孔获得第三接触孔。
优选地，所述第一沟槽和所述第二沟槽的深度为1.5-15微米。
优选地，所述第一氧化层的厚度为30～500纳米，所述氮化硅的厚度为30～500纳米。
优选地，在上述步骤S2中，腐蚀第一多晶硅后，第一沟槽和第二沟槽内的第一多晶硅与氮化硅的顶面的距离为0-0.5微米。
优选地，在上述步骤S3中，再次腐蚀第一多晶硅后，第一沟槽内的第一多晶硅与沟槽的顶面的距离为1-2微米。
优选地，上述步骤S4中，第二氧化层的纵向厚度为0.2～0.6微米。
优选地，上述步骤S5具体包括：
步骤S51：采用过腐蚀的工艺方法，将第二氧化层顶部的氮化硅腐蚀，使得氮化硅与第二氧化层的高度平齐；
步骤S52：基于腐蚀工艺的各向同性，氮化硅在第二氧化层的两侧形成第一凹陷区；
步骤S53：采用过腐蚀的工艺方法，将氮化硅顶部的第一氧化层腐蚀，使得第一氧化层与氮化硅的高度平齐，第二氧化层同步被腐蚀掉部分高度；
步骤S54：基于腐蚀工艺的各向同性，第一氧化层在氮化硅的两侧形成第二凹陷区。
优选地，MOSFET的类型与第二多晶硅的掺杂类型相同。
优选地，在步骤S8中，第一接触孔穿过介质层到第二多晶硅，第二接触孔依次穿过介质层、第二氧化层到第一多晶硅，第三接触孔依次穿过介质层、第三氧化层、源区到体区。
优选地，上述步骤S8之后还包括：
步骤S9：在第一接触孔、第二接触孔及第三接触孔内淀积金属，分别获得第一金属连线、第二金属连线及第三金属连线；
第二金属连线与第三金属连线连接。
与现有技术相比，本发明提供的屏蔽栅MOSFET的制造方法具有以下有益效果：
1、本发明提供的屏蔽栅MOSFET的制造方法，在第一多晶硅的顶部生成第二氧化层(在此步工艺过程中，沟槽侧壁被氮化硅阻挡因此不会生长氧化层)实现多晶硅层间介质，从而不需要采用昂贵的高密度等离子体化学气相淀积工艺，也不需要为成型多晶硅层间介质而设置一次光刻工艺(及配套工艺步骤)，因而简化了工艺流程，降低了工艺成本。
2、在面对现有的技术条件，很多芯片加工厂不具备高密度等离子体化学气相淀积的设备，采用本案之方法，可避开使用高密度等离子体化学气相淀积工艺，制作出高稳定可靠的屏蔽栅MOSFET芯片，降低生产出高稳定可靠的屏蔽栅MOSFET芯片的门槛，提高芯片生产方法的适用性。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明第一实施例提供的屏蔽栅MOSFET的制造方法的流程图。
图2是本发明第一实施例提供的屏蔽栅MOSFET的制造方法中步骤S5的流程图。
图3是在衬底表面生长外延层并形成第一沟槽和第二沟槽的结构示意图。
图4是在第一沟槽和第二沟槽表面依次生长第一氧化层和氮化硅的结构示意图。
图5是淀积第一多晶硅的结构示意图。
图6是第一次腐蚀第一多晶硅的结构示意图。
图7是第二次腐蚀第一多晶硅的结构示意图。
图8是将第一多晶硅顶部氧化形成第二氧化层的结构示意图。
图9是腐蚀氮化硅的结构示意图。
图10是腐蚀第一氧化层的结构示意图。
图11是生长第三氧化层的结构示意图。
图12是淀积第二多晶硅的结构示意图。
图13是腐蚀第二多晶硅的结构示意图。
图14是形成源区和体区的结构示意图。
图15是形成接触孔的结构示意图。
图16是形成金属连线的结构示意图。
标号说明:
1、衬底；2、外延层；3.1、第一沟槽、3.2、第二沟槽；4、第一氧化层；5、氮化硅；6、第一多晶硅；7、第二氧化层；8、第三氧化层；9、第二多晶硅；10、体区；11、源区；12、介质层；13.1、第一接触孔；13.2、第二接触孔；13.3、第三接触孔；14.1、第一金属连线；14.2、第二金属连线；14.3、第三金属连线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请结合图1，本发明第一实施例公开了一种屏蔽栅MOSFET的制造方法，该制造方法具体包括以下步骤：
步骤S1：在衬底1的表面生长外延层2，并在外延层2中形成第一沟槽3.1和第二沟槽3.2，在第一沟槽3.1及第二沟槽3.2的表面形成第一氧化层4。具体如图3-4所示。
步骤S2：在第一氧化层4表面生成氮化硅5，并在氮化硅5上淀积第一多晶硅6，将第一沟槽3.1和第二沟槽3.2内的第一多晶硅6进行腐蚀，使得第一多晶硅6的高度低于第一沟槽3.1和第二沟槽3.2的高度。具体如图4-6所示。
步骤S3：腐蚀第一沟槽3.1内的第一多晶硅6，使得第一沟槽3.1内的第一多晶硅6的高度低于第二沟槽3.2内的第一多晶硅6高度。具体如图7所示。
步骤S4：氧化第一多晶硅6，在第一多晶硅6的顶部生成第二氧化层7。具体如图8所示。
步骤S5：腐蚀氮化硅5，使得氮化硅5与第二氧化层7的高度平齐，腐蚀第一氧化层4，使得第一氧化层4与氮化硅5的高度平齐。具体如图9-10所示。
步骤S6：在第一沟槽3.1和第二沟槽3.1的侧壁生长第三氧化层8，第三氧化层8延伸至第一氧化层4一端。具体如图11所示。
步骤S7：在第一沟槽3.1内淀积第二多晶硅9，并腐蚀第二多晶硅9，使得第二多晶硅9的高度低于第一沟槽3.1的高度。具体如图12-13所示。
步骤S8：依次形成体区10和源区11，在第二氧化层7和第三氧化层8上淀积介质层12，在第一沟槽3.1和第二沟槽3.2的位置打孔获得第一接触孔13.1及第二接触孔13.2，在相邻的第一沟槽3.1之间打孔获得第三接触孔13.3。具体如图14-15所示。
可以理解，在步骤S1中，第一沟槽3.1为元胞区的沟槽，第二沟槽3.2为屏蔽栅连线区的沟槽，其中第一沟槽3.1的数量为若干个(大于或等于2个)，若干个第一沟槽3.1相邻设置，且第一沟槽3.1和第二沟槽3.2的深度为1.5-15微米。
可以理解，在步骤S2中，第一多晶硅6的掺杂类型为N型或者P型，第一多晶硅6覆盖于氮化硅5的表面，且将所述第一沟槽3.1和第二沟槽3.2填满。接着，将第一沟槽3.1和第二沟槽3.2之外的第一多晶硅6全部腐蚀掉，继续腐蚀第一多晶硅6，以保留位于第一沟槽3.1和第二沟槽3.2内的多晶硅，且腐蚀第一多晶硅6后，第一沟槽3.1和第二沟槽3.2内的第一多晶硅6与氮化硅5的顶面的距离为0-0.5微米(如图6中所示的A尺寸)。
可以理解，在步骤S3中，单独对第一沟槽3.1内的第一多晶硅6继续进行腐蚀，使得第一沟槽3.1的第一多晶硅6继续减少，使得第一沟槽3.1内的第一多晶硅6与沟槽3的顶面的距离为1-2微米，具体来说，第一沟槽3.1之中保留的第一多晶硅6的顶面比外延层2的上表面低1.0-2.0微米(如图7中的B尺寸)。
可以理解，在步骤S4中，采用高温氧化的工艺，将第一多晶硅6的顶部进行氧化，氧原子与第一多晶硅6的硅原子反应生成第二氧化层7的过程中，第一多晶硅6的顶部平面逐渐下移，第二氧化层7的顶部平面逐渐上移，以生长第二氧化层7，第二氧化层7的纵向厚度为0.2-0.6微米。需要注意的是，除第一多晶硅6的顶部区域之外，其它区域因为氮化硅5的阻挡，在此步工艺过程中不会生长氧化层。
可以理解，在步骤S5中，腐蚀氮化硅5，使得氮化硅5的高度不高于第二氧化层7，也即将第二氧化层7顶部以上区域的氮化硅5去除。继续腐蚀第一氧化层4，使得第一氧化层4的高度不高于上述刚腐蚀过后的氮化硅5的高度，此时，在去除第一氧化层4后，沟槽3的部分侧壁外露。
可以理解，在步骤S6中，将侧壁外露的沟槽3的区域进行氧化，生长第三氧化层8，第三氧化层8一端与第一氧化层4的一端连接。具体地，采用800～1100摄氏度的氧化工艺，在第一沟槽3.1和第二沟槽3.2的侧壁，氧原子与硅原子反应生成第三氧化层8，所述第三氧化层8即MOSFET的栅氧化层，所述第三氧化层8的厚度为15～80纳米。需要注意的是，在第一沟槽3.1和第二沟槽3.2的侧壁生长第三氧化层8的工艺过程中，第一多晶硅6的顶部也被氧化，导致第二氧化层7的纵向厚度增加，具体地，经此工艺步骤之后，第二氧化层7的纵向厚度为0.2-0.6微米。
可以理解，在步骤S7中，MOSFET的类型与第二多晶硅9的掺杂类型相同，例如，当MOSFET为N型MOSFET时，第二多晶硅9的掺杂类型为N型；当MOSFET为P型MOSFET时，第二多晶硅9的掺杂类型为P型，所述第二多晶硅9为MOSFET的多晶硅栅。
可以理解，在步骤S7中，第二多晶硅9覆盖于第二氧化层7和第三氧化层8的上方，且将所述第一沟槽3.1填满，在腐蚀第二多晶硅9时，第二沟槽3.2之中的第二多晶硅9被完全腐蚀掉，第一沟槽3.1之中保留的第二多晶硅9的顶面比外延层2的上表面低0-0.2微米。
可以理解，在步骤S8中，依次形成体区10和源区11，在第二氧化层7和第三氧化层8上淀积介质层12，接着采用光刻、腐蚀工艺形成第一接触孔13.1、第二接触孔13.2和第三接触孔13.3，其中，第一接触孔13.1穿过介质层12到第二多晶硅9，第二接触孔13.2依次穿过介质层12、第二氧化层7到第一多晶硅6，第三接触孔13.3依次穿过介质层12、第三氧化层8、源区11到体区10。
可以理解，在步骤S8中，第一沟槽3.1之中的第一多晶硅6为MOSFET的屏蔽栅，第一沟槽3.1之中的第二多晶硅9为MOSFET的多晶硅栅，也即，元胞区的每一个沟槽(多个第一沟槽3.1)之中都包含有屏蔽栅(第一多晶硅6)和多晶硅栅(第二多晶硅9)，多晶硅栅位于屏蔽栅的上方，二者之间的介质层为第二氧化层7。第二沟槽3.2之中的第一多晶硅6为MOSFET的屏蔽栅的连线区，第一沟槽3.1之中的第一多晶硅6和第二沟槽3.2之中的第一多晶硅6是一体的(连续的)，由于第一沟槽3.1之中的第一多晶硅6被掩埋在第二多晶硅9的下方而无法打孔引出，所以只能在第二沟槽3.2的区域打孔引出。
可以理解，在步骤S8之后还包括：
步骤S9：在第一接触孔13.1、第二接触孔13.2和第三接触孔13.3内淀积金属，分别获得第一金属连线14.1、第二金属连线14.2及第三金属连线14.3。具体如图16所示。
可以理解，在步骤S9中，金属连线14.1，金属连线14.2和金属连线14.3分别连接所述接触孔13.1、接触孔13.2和接触孔13.3，也即，第一金属连线14.1为第二多晶硅9即多晶硅栅的金属连线，第二金属连线14.2为第一多晶硅6即屏蔽栅的金属连线，第三金属连线14.3为源区即源极的金属连线，且屏蔽栅的金属连线14.2与源区的金属连线14.3在此步采用金属互连(图未示)。
请参阅图2，上述步骤S5具体包括：
步骤S51：采用过腐蚀的工艺方法，将第二氧化层7顶部的氮化硅5腐蚀，使得氮化硅5与第二氧化层7的高度平齐。
步骤S52：基于腐蚀工艺的各向同性，氮化硅5在第二氧化层7的两侧形成第一凹陷区。
步骤S53：采用过腐蚀的工艺方法，将氮化硅5顶部的第一氧化层4腐蚀，使得第一氧化层4与氮化硅5的高度平齐，第二氧化层7同步被腐蚀掉部分高度。
步骤S54：基于腐蚀工艺的各向同性，第一氧化层4在氮化硅5的两侧形成第二凹陷区。
可以理解，在步骤S51中，为保证被去除区域的氮化硅被完全腐蚀掉，会设定10～30％的过腐蚀余量，加之腐蚀工艺的各向同性，因此会在第二氧化层7的两侧形成氮化硅凹陷(也即第一凹陷区，如图9中所示)。
可以理解，在步骤S53中，为保证被去除区域的第一氧化层被完全腐蚀掉，会设定10～30％的过腐蚀余量，加之腐蚀工艺的各向同性，因此会在氮化硅的两侧形成第一氧化层凹陷(也即第二凹陷区，如图10中所示)。
与现有技术相比，本发明提供的屏蔽栅MOSFET的制造方法具有以下有益效果：
1、本发明提供的屏蔽栅MOSFET的制造方法不需要采用昂贵的高密度等离子体化学气相淀积工艺，也不需要为成型多晶硅层间介质而设置一次光刻工艺(及配套工艺步骤)，因而简化了工艺流程，降低了工艺成本。
2、在面对现有的技术条件，很多芯片加工厂不具备高密度等离子体化学气相淀积的设备，采用本案之方法，可避开使用高密度等离子体化学气相淀积工艺，制作出高稳定可靠的屏蔽栅MOSFET芯片，降低生产出高稳定可靠的屏蔽栅MOSFET芯片的门槛，提高芯片生产方法的适用性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
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