具体实施方式

如图3所示，是本发明实施例FinFET的阈值电压调节方法的流程图；如图4所示，是在图3的基础上按具体工艺展开的工艺流程图；如图5所示，是本发明实施例方法中进行阈值电压调节注入时对应的器件立体结构图；如图6A所示，是沿图5中的AA线的器件剖面结构图；如图6B所示，是沿图5中的BB线的器件剖面结构图。

本发明实施例FinFET的阈值电压调节方法包括如下步骤：

步骤一、提供完成了第零层介电层204的化学机械研磨工艺的半导体衬底201a，所述半导体衬底201a上形成有鳍体201、浅沟槽隔离介质层202、第一栅介质层206和多晶硅伪栅203，所述浅沟槽隔离介质层202位于所述鳍体201之间且所述鳍体201的顶部部分位于所述浅沟槽隔离介质层202的顶部表面之上，在所述鳍体201的顶部部分中形成有阱区，所述第一栅介质层206覆盖在所述鳍体201的顶部部分的侧面和顶部表面，所述多晶硅伪栅203覆盖形成于所述第一栅介质层206之上，所述多晶硅伪栅203所覆盖的所述阱区作为FinFEt的沟道区，所述第零层介电层204将所述多晶硅伪栅203之间的区域完全填充且所述第零层介电层204的顶部表面和所述多晶硅伪栅203的顶部表面相平。

图4中，所述阱区形成之前的工艺步骤省略。在形成所述阱区之前的所述半导体衬底201a和图1B的所述半导体衬底101a类似。此时，所述半导体衬底201a上形成有所述鳍体201，所述鳍体201的间隔区域中填充的所述浅沟槽隔离介质层202的顶部表面和所述鳍体201的顶部表面相平。

所述鳍体201通过对所述半导体衬底201a进行图形化刻蚀形成。

所述浅沟槽隔离介质层202沉积完成后，所述浅沟槽隔离介质层202会将所述鳍体201之间的间隔区完全填充。

之后，进行标记S301对应的阱注入。

进行标记S302对应的阱退火，完成阱退火后，所述阱区的形成工艺完成。通常，根据P型FinFET和N型FinFET的不同，所述阱区分为N型阱区和P型阱区，在P型FinFET的形成区域中会形成N型阱区，在N型FinFET的形成区域中会形成P型阱区。N型阱区和P型阱区的阱注入分开进行，退火工艺能同时进行，也能分开进行。

之后进行标记S303对应的鳍体201露出工艺。鳍体201露出工艺中，会对所述浅沟槽隔离介质层202进行回刻，所述浅沟槽隔离介质层202的回刻工艺完成后，所述浅沟槽隔离介质层202仅位于所述鳍体201之间的间隔区的底部区域中并将所述鳍体201的顶部部分露出。

之后进行标记S304对应的所述第一栅介质层206的形成工艺。本发明实施例方法中，所述半导体衬底201a包括硅衬底。所述半导体衬底201a上包括核心区和输入输出区，在所述核心区中形成有核心FinFET，所述输入输出区中形成有输入输出FinFET。所述第一栅介质层206直接作为所述输入输出FinFET的栅介质层，步骤一中所述第一栅介质层206直接按照所述输入输出FinFET的栅介质层的厚度要求进行生长。

通常，所述第一栅介质层206为氧化层，所述第一栅介质层206的形成工艺通常为ISSG，所述第一栅介质层206也称为ISSG OX。

后续省略的步骤中会包括多晶硅循环工艺，多晶硅循环工艺会形成多晶硅伪栅203。

在所述多晶硅伪栅203形成之后，还包括在所述多晶硅伪栅203的侧面形成侧墙207，在所述多晶硅伪栅203的两侧的所述鳍体201中形成嵌入式外延层205的步骤以及进行源漏注入形成源区和漏区的步骤，所述源区和所述漏区位于所述嵌入式外延层205中。

之后形成第零层介电层205，第零层介电层205沉积后会填充在所述多晶硅伪栅203之间的区域中并延伸到所述多晶硅伪栅203的顶部区域中，之后需要通过化学机械研磨工艺将所述第零层介电层205和所述多晶硅伪栅203的顶部表面相平。图4中，标记S305对应的ILD CMP3表示所述第零层介电层205的化学机械研磨工艺。

步骤二、采用光刻工艺形成光刻胶图形定义出阈值电压调节注入区域如定义出Core区为阈值电压调节注入区并进行阈值电压调节注入，所述阈值电压调节注入穿过所述鳍体201的顶部部分顶部的所述多晶硅伪栅203和所述第一栅介质层206后进入到所述鳍体201的顶部部分中并实现对所述沟道区的掺杂进行调整并从而调整FinFET的阈值电压；去除所述光刻胶图形，利用所述第一栅介质层206埋在所述多晶硅伪栅203底部的特性使所述第一栅介质层206在去除所述光刻胶图形的过程中被保护。由于光刻胶图形是用于定义出Core区即Core区的光刻胶会打开，IO区则会被光刻胶覆盖，由于本发明实施例的所述第一栅介质层206不会和光刻胶接触，则在去除所述光刻胶图形即剩余的光刻胶的过程中所述第一栅介质层206不会产生损伤。作为比较，图2B对应的现有第二种方法中，进行Core区的阈值电压调节注入时，IO区会被光刻胶覆盖，这样光刻胶会直接接触IO区的第一栅介质层，使得阈值电压调节注入完成后在去除光刻胶的过程中容易使得IO区的第一栅介质层产生损伤。

从图6A和图6B所示可知，所述鳍体201和所述第一栅介质层206会受到所述多晶硅伪栅203和所述第零层介电层204的覆盖，这样在阈值电压调节注入完成后去除所述光刻胶图形的过程中所述鳍体201和所述第一栅介质层206都能受到保护，从而不会受到损伤。

通常，所述阈值电压调节注入的杂质也会注入到所述嵌入式外延层205中，所述阈值电压调节注入的杂质类型和所述源漏注入的杂质类型相反，这样可以预先在所述源漏注入中增加注入剂量以对所述阈值电压调节注入的杂质进行补偿。

步骤三、进行金属栅置换工艺，在利用所述金属栅置换工艺中的热过程实现对所述阈值电压调节注入的杂质进行激活。

本发明实施例方法中，步骤三的所述金属栅置换工艺中包括如下步骤：

步骤31、去除所述核心区和所述输入输出区中的所述多晶硅伪栅203。

步骤32、去除所述核心区的所述第一栅介质层206。步骤32对应于图4中标记307对应的Core OX remove。

步骤33、在所述核心区形成所述核心FinFET的栅介质层。所述核心FinFET的栅介质层包括高介电常数层。利用步骤33中形成所述核心FinFET的栅介质层的所述高介电常数层的热过程实现对所述阈值电压调节注入的杂质进行激活。

所述高介电常数层的材料包括二氧化铪。步骤33对应于图4中标记308对应的HKloop。

步骤34、形成所述核心FinFET和所述输入输出FinFET的金属栅。

本发明实施例对阈值电压调节注入在整个工艺流程中的顺序做了特别的设置，即将阈值电压调节注入放置在第零层介电层204的化学机械研磨工艺完成之后，这时第零层介电层204会和多晶硅伪栅203的表面相平，第零层介电层204和多晶硅伪栅203一起将鳍体201以及形成于鳍体201表面的第一栅介质层206进行保护，这样能同时防止阈值电压调节注入后在去除光刻胶过程中对鳍体201和第一栅介质层206的产生损伤，其中第一栅介质层206通常是作用输入输出FinFET的栅介质层，所以，本发明能避免阈值电压调节注入后在去除光刻胶过程中对鳍体201和输入输出FinFET的栅介质层产生损伤。

另外，本发明实施例的阈值电压调节注入完成之后，后续会进行金属栅置换工艺，本发明实施例能直接利用金属栅置换工艺中的热过程实现对阈值电压调节注入的杂质进行激活，故本发明实施例不会增加额外的热处理工艺，工艺简单且不会增加额外的热过程。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。