一种多通道超结igbt器件
阅读说明：本技术 一种多通道超结igbt器件 (Multi-channel super-junction IGBT device ) 是由 吴玉舟 李菲 李欣 刘铁川 禹久赢 于 2021-08-10 设计创作，主要内容包括：本发明提出了一种多通道超结IGBT器件,包括金属化集电极、P-衬底、位于P-衬底上方的第一N型外延层及位于所述第一N型外延层上方的第二N外延层；所述第二N外延层中至少包括第一虚拟MOS元胞单元与MOS元胞单元,所述第一虚拟MOS元胞单元包括通过反应离子刻蚀形成的沟槽、在所述沟槽内部设置的热生长的栅氧化层及位于栅氧化层内的淀积的重掺杂多晶硅。本发明公开的器件结构打破传统超结IGBT器件PN柱节距的元胞尺寸限制,可根据器件的应用要求增减顶层MOS元胞和虚拟MOS元胞以调节超结IGBT器件的栅输入电容,防止器件开启时的电流震荡,提高器件抗EMI能力。同时还具有调节饱和输出电流密度、正向导通压降、短路时间耐量的特点。(The invention provides a multi-channel super-junction IGBT device which comprises a metalized collector, a P-substrate, a first N-type epitaxial layer positioned above the P-substrate and a second N-type epitaxial layer positioned above the first N-type epitaxial layer; the second N epitaxial layer at least comprises a first virtual MOS unit cell and an MOS unit cell, wherein the first virtual MOS unit cell comprises a groove formed by reactive ion etching, a thermally grown gate oxide layer arranged in the groove and deposited heavily doped polycrystalline silicon positioned in the gate oxide layer. The device structure disclosed by the invention breaks the cell size limitation of the PN column pitch of the traditional super-junction IGBT device, and can increase or decrease the top layer MOS cell and the virtual MOS cell according to the application requirements of the device so as to adjust the gate input capacitance of the super-junction IGBT device, prevent the current oscillation when the device is started and improve the EMI resistance of the device. Meanwhile, the method also has the characteristics of regulating the saturation output current density, the forward conduction voltage drop and the short-circuit time tolerance.)
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种多通道超结IGBT器件。
背景技术
现有技术的一种常规超结IGBT(Insulated Gate Bipolar Transistor)器件结构如图1所示，包括金属化集电极1、P型衬底2，位于P型衬底2上方的第一N型外延层3，在第一N型外延层中通过深槽刻蚀回填工艺形成的P柱4，位于第一N型外延层3和P柱4上方的第二N外延层5，第二N型外延层5中有且只有一个MOS元胞50，MOS元胞50包括通过刻蚀形成的沟槽6，热生长的栅氧化层7，淀积的重掺杂多晶硅8，通过自对准工艺形成的P型体区9，所述P型体区9中设置有部分相互独立的N+源区10，淀积的硼磷硅玻璃11，上表面金属化发射极12。
超结IGBT器件是在传统IGBT器件结构基础上在外延层增加重复排列的PN柱的新型功率半导体器件。PN柱的形成对器件耐压和正向导通压降等参数的优化与超结MOS器件有类似的效果。PN柱的引入使得超结IGBT器件在正向耐压时，除了Pbody-N-Epi结的纵向电场外，PN柱的相互耗尽产生横向电场，将传统IGBT器件三角形电场分布调制成近似于矩形分布，大大提高了超结IGBT器件的耐压能力。在保证器件一定击穿电压的前提下，就可以显著增大N-Epi层的浓度，从而显著降低正向导通压降，帮助超结IGBT器件在应用时显著降低导通损耗。在同等电流规格下，超结IGBT器件的面积能大大减小，降低芯片成本。
超结IGBT器件中超结结构的形成遵循超结MOS的制程，主要有两种制造方法：一是通过多次外延注入形成超结结构，；二是通过深槽刻蚀和填充完成。当前这两种制造方法均在普遍使用，并按PN柱的宽度(节距)划分为不同代的产品，如英飞凌C3工艺的节距是16μm，C6、P6工艺节距是12μm，C7、P7工艺节距是5.5μm，在每个节距中都只含有一个MOS元胞结构。
超结IGBT器件优异的电性能使得芯片面积更小，电流密度也更大。更小的芯片面积导致更小的栅输入电容，应用超结IGBT器件替代传统IGBT器件时，其驱动芯片较强的驱动电流会导致超结IGBT器件在开启时易形成电流震荡，产生EMI问题，甚至导致器件烧毁。因此超结IGBT器件在应用时不能直接替代传统IGBT器件，需要做外围电路的调整或者更换驱动电流更小的驱动芯片，反而间接增加应用方案解决商的系统成本和复杂度。同时，提高IGBT器件电流密度也是IGBT技术发展的一个重点方向。
发明内容
有鉴于此，本发明所要解决的技术问题就是提供一种多通道超结IGBT器件，在不改变器件工艺复杂度、不影响器件击穿电压的前提下可调节超结IGBT器件的栅输入电容，防止器件开启时的电流震荡，增强器件抗EMI能力，应用时可直接替代传统IGBT器件。同时还具有调节饱和输出电流密度、正向导通压降、短路时间耐量的特点。
本发明的技术方案是：一种多通道超结IGBT器件，包括：金属化集电极、P-衬底、位于P-衬底上方的第一N型外延层及位于所述第一N型外延层上方的第二N外延层；所述第一N型外延层中通过多次外延注入或者深槽刻蚀回填工艺形成P柱，所述第二N外延层中至少包括两个第一虚拟MOS元胞单元与MOS元胞单元，其中所述第一虚拟MOS元胞单元与MOS元胞单元的结构相同，所述第一虚拟MOS元胞单元包括通过反应离子刻蚀形成的沟槽、在所述沟槽内部设置的热生长的栅氧化层及位于栅氧化层内的淀积的重掺杂多晶硅，自对准工艺形成的P型体区、位于所述P型体区上方淀积的硼磷硅玻璃及位于所述硼磷硅玻璃上方的上表面金属化的发射极；
所述第二N外延层中还可以包括第二虚拟MOS元胞单元，所述第二虚拟MOS元胞单元、第二虚拟MOS元胞单元与MOS元胞单元结构相同，所述第二虚拟MOS元胞单元的P型体区中没有接发射极的电位；
所述MOS元胞单元的P型体区中设置有多个相互独立的源区。
优选的，所述第二N外延层中根据应用要求调节第一虚拟MOS元胞单元、第二虚拟MOS元胞单元及MOS元胞单元的数量和比例，其中至少有一个MOS元胞单元，且可全部是MOS元胞单元。
优选的，所述第二N外延层的电阻率大于第一N型外延层，且第二N外延层的电阻率范围为4-40Ω·cm。
优选的在于，第二N外延层的厚度范围是4-40μm。
优选的征在于，所述P柱通过深槽刻蚀与硅回填工艺形成或多次外延和离子注入并通过高温退火方式形成。
优选的，所述P柱与P型体区及沟槽之间不接触。
优选的，所述金属化集电极的上层通过外延形成场阻止层，其电阻率小于第一N型外延层的电阻率，所述场阻止层厚度在10-40μm。
优选的，本发明方案适用于P沟道多通道超结IGBT器件。
优选的，该IGBT器件中的半导体材料可采用体硅、碳化硅、砷化镓、磷化铟或锗硅。
本发明的有益效果为，一种多通道超结IGBT器件，通过调节器件顶部结构第一虚拟MOS元胞单元、MOS元胞单元与第二虚拟MOS元胞单元的数量，可以调节超结IGBT器件的栅输入电容，同时具有调节器件饱和输出电流密度、正向导通压降、短路时间耐量等优点。增加第一虚拟MOS元胞单元可以增加栅输入电容，防止器件开启时的电流震荡，提高器件抗EMI能力。增加第三虚拟MOS元胞单元可以在器件正向导通时在P型体区下方形成电子积累区，将器件内部载流子浓度分布调制成更接近于PIN二极管，形成载流子注入增强效应，降低器件正向导通压降，减小器件导通损耗。根据模拟数据显示，增加第一虚拟MOS元胞单元可使得超结IGBT器件的栅输入电容按倍数增加。增加2个第二虚拟MOS元胞单元可以将正向导通压降降低10％以上。此外第一虚拟MOS元胞单元与第二虚拟MOS元胞单元的增加不影响器件的击穿电压和短路耐量特性。MOS元胞单元向超结IGBT器件提供寄生PNP晶体管的基极电流，增加MOS元胞单元可以提升第一N型外延层的电子空穴密度，从而增大器件的饱和输出电流密度，同时降低正向导通电压降，减小导通损耗。
附图说明
图1是现有技术的一种常规超结IGBT器件实施例的结构示意图；
图2是本发明第一实施例的一种多通道超结IGBT器件的结构示意图；
图3是本发明第二实施例的一种多通道超结IGBT器件的结构示意图；
图4是本发明第三实施例的一种多通道超结IGBT器件的结构示意图；
图5是本发明第四实施例的一种多通道超结IGBT器件的结构示意图；
图6是本发明第一实施例的关键步骤制造流程图；
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内以下结合附图对本发明的原理和特征进行描述，所举实例只用于届时本发明，并非用于限定本发明的范围。
应当理解，本发明所使用的诸如“具有”、“包含”以及“包括”等术语并不配出一个或多个其它元件或其组合的存在或添加。同时，为清楚地说明本发明的具体实施方式，说明书附图中所列示意图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；说明书附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于说明书附图中所示区域的特定形状，而是包括所得到的形状如制备引起的偏差等。
如图2所示，本发明第一实施例提供的一种多通道超结IGBT器件，包括金属化集电极1、P-衬底2、位于P-衬底2上方的第一N型外延层3及位于所述第一N型外延层3上方的第二N外延层5；所述第一N型外延层3中通过多次外延注入或者深槽刻蚀回填工艺形成的P柱4，所述第二N外延层5中至少包括两个第一虚拟MOS元胞单元51与MOS元胞单元50，其中所述第一虚拟MOS元胞单元(51)与MOS元胞单元(50)的结构相同，所述第一虚拟MOS元胞单元(51)包括通过反应离子刻蚀形成的沟槽(6)、在所述沟槽(6)内部设置的热生长的栅氧化层(7)及位于栅氧化层(7)内的淀积的重掺杂多晶硅(8)，自对准工艺形成的P型体区(9)、位于所述P型体区(9)上方的淀积的硼磷硅玻璃(11)及位于所述硼磷硅玻璃(11)上方的上表面金属化的发射极(12)；
所述第二N外延层5中还可以包括第二虚拟MOS元胞单元52，所述第二虚拟MOS元胞单元52、第一虚拟MOS元胞单元51与MOS元胞单元50结构相同，所述第二虚拟MOS元胞单元52的P型体区9中没有接发射极12的电位；
所述MOS元胞单元50的P型体区9中设置有多个相互独立的源区10。
进一步的，所述第二N外延层5中根据应用要求调节第二虚拟MOS元胞单元52、第一虚拟MOS元胞单元51及MOS元胞单元50的数量和比例，其中至少有一个MOS元胞单元50，且可全部是MOS元胞单元50。
进一步的，所述第二N外延层5的电阻率大于第一N型外延层3，且第二N外延层5的电阻率范围为4-40Ω·cm。
进一步的在于，第二N外延层5的厚度范围是4-40μm。
进一步的征在于，所述P柱4通过深槽刻蚀与硅回填工艺形成、多次外延或离子注入并通过高温退火方式形成。
进一步的，所述P柱4与P型体区9及沟槽6之间不接触。
进一步的，所述金属化集电极1的上层通过外延形成场阻止层，其电阻率小于第一N型外延层3的电阻率，所述场阻止层厚度在10-40μm。
进一步的，本发明方案适用于P沟道多通道超结IGBT器件。
进一步的，该IGBT器件中的半导体材料可采用体硅、碳化硅、砷化镓、磷化铟或锗硅。
本发明的优势一是虚拟MOS元胞51和MOS元胞50的数量增加，不受器件采用的工艺节距限制，将超结IGBT器件的超结耐压部分与顶层MOS部分分离，能各自独自设计而不受影响。
本发明优势二是增加第一虚拟MOS元胞单元51不更改超结IGBT器件的主要工艺流程，方案可操作性强。
本发明的优势三是可以根据应用需求灵活增加第一虚拟MOS元胞单元51数量，该方案可单调增加超结IGBT器件的栅输入电容，从而避免了超结IGBT器件开启电流震荡和EMI问题。同时器件的击穿电压和短路耐量能力不会退化。除了增加虚拟MOS元胞外，还可增加MOS元胞单元50，能显著提升器件的饱和输出电流密度，提升电导调制状态效应，降低器件正向导通压降。
图3是本发明的一种多通道超结IGBT器件结构示意图，其中第二虚拟MOS元胞单元52中未打开发射极接触孔，使得P型体区9电位浮空，有利于器件正向导通时在P型体区9下方形成电子积累层，降低正向导通压降；
图4是本发明的一种多通道超结IGBT器件结构示意图，对应实施例一，其中超结部分可采用多层外延，多次离子注入方式形成，原理同图2的实施例一。
图5是本发明的一种多通道超结IGBT器件结构示意图，对应实施例二，其中超结部分可采用多层外延，多次离子注入方式形成，原理同图3的实施例二。
图6是本发明第一实施例的关键步骤制造流程图。其中，图6-1是Wafer start采用的外延片，包括高阻P型衬底2和第一N型外延层3；图6-2是采用深槽反应离子刻蚀和硅回填工艺形成P柱3，形成超结IGBT器件的超结结构；图6-3是高温外延形成第二N型外延层5，关键是第二N型外延层的电阻率高于第一N型外延层，避免测试过程中的walk out现象；图6-4是使用Hard mask，通过反应离子刻蚀形成沟槽6，并进行载流子存储层注入；图6-5是干法氧化方式热生长栅氧化层7；图6-6是淀积原位掺杂的多晶硅，并刻蚀形成栅极8；图6-7是通过自对准方式，采用离子注入和高温推阱形成P型体区9；图6-8是通过光刻注入形成发射区10，发射区的注入区域区分了虚拟MOS元胞51和MOS元胞50；图6-9是淀积硼磷硅玻璃11，高温回流，进行接触孔光刻和刻蚀，并刻蚀掉3000-5000A厚度硅，接触孔的打开与否区分了虚拟元胞51和52，之后淀积金属层形成发射极12；之后将wafer翻转后对器件进行减薄，注入P型离子形成欧姆接触，并淀积Ti/NiV/Ag金属层形成集电极1，最终形成如图2所示本发明第一实施例。
图6描述的为N沟道超结IGBT器件的关键步骤制造流程，本发明的方案同时适用于P沟道超结IGBT器件。所述半导体材料可采用体硅、碳化硅、砷化镓、磷化铟或锗硅。