具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

实施例一

由于传统的LDPC译码器在硬件实现过程中，过于看重对算法的映射实现，未考虑到LDPC码本身的诸多特性，占据大量存储资源的同时还浪费了较多的计算资源，提高了硬件实现时的布线和时序需求。本实施例提出一种面向Wimax协议的QC-LDPC译码器译码系统，利用存储的QC-LDPC校验矩阵信息，简化了译码器的译码计算复杂度，从而节省了硬件计算资源。具体的，如图1所示，该系统中的QC-LDPC译码器包括：

译码控制器、存储单元和运算单元，其中，LDPC译码控制器用于控制译码器的工作流程；存储单元用于存储校验矩阵信息、校验节点信息以及变量节点信息；运算单元用于更新变量节点与校验节点信息。

译码控制器接收待进行译码的数据序列信息，并按照划分出的数据存储块区域存储至存储单元；译码控制器读取存储单元中的校验矩阵信息，结合运算模块分层更新校验节点信息与变量节点后验概率信息；迭代次数加1后，判断当前迭代值是否大于预设值，若判断结果为是，则停止译码，输出译出的码字信息，并采用定点数据计算获取变量节点后验概率的符号位；反之，译码控制器重新读取存储单元中的校验矩阵信息，并结合运算模块分层更新校验节点信息与变量节点后验概率信息，再次判断迭代值是否大于预设值；最后，将比变量节点后验概率的符号位搬运至存储单元，作为最终的结果码字，完成译码过程。

实施例二

在实施例一的基础上，译码控制器进一步包括运算控制模块、地址生成模块、分发模块。

存储单元，被设置为存储变量节点信息、校验节点信息和校验矩阵信息；该单元根据需求划分为三组数据存储块，第一组数据存储块用于存储所述变量节点信息；第二组数据存储块用于存储校验节点信息；第三组数据存储块用于存储校验矩阵信息。在进一步的实施例中，存储单元包含40个BANK，其中BANK0～23用于存储24块变量节点信息，BANK24～30用于存储校验节点信息，BANK32～40用于存储校验矩阵信息。

运算模块，被设置为更新变量节点信息与校验节点信息，进一步包括节点更新单元，所述节点更新单元在译码过程中，采用流水设计实现更新校验节点信息的同时更新变量节点信息。

其中，如图2所示，节点更新单元包括：定点加法器、定点比较器、异或计算模块、以及绝对值计算模块。在进一步的实施例中，由于802.16标准中QC-LDPC码的校验矩阵，行重6占比2/3，行重7占比1/3，因此该节点运算单元的输入输出的信息个数最大为14，最小为12，即校验节点信息与变量节点信息各一半。

定点比较器用于最小值与次小值计算模块，该模块需要从输入的7个或6个变量节点的绝对值中找出最小值与次小值，由基本结构COM2和COM4构成，共包含13个比较器以及20个选择器，计算时分3级流水寻得最小值与次小值，为方便计算，该计算单元设置为8输入。

以更新行重7的行为例，加法器的结构如图3所示，共需要7个定点加法器，节点更新单元共需要14个定点加法器。

校验节点消息更新表达式表明校验节点在更新时，需要从输入的7个或6个变量节点的绝对值中找出最小值与次小值，使用定点比较器完成该计算过程。最小值与次小值的寻值计算单元基本结构如图4所示。可以看出，该计算单元由基本结构COM2和COM4构成，共包含13个比较器以及20个选择器，计算时分3级流水寻得最小值与次小值。为方便计算，该计算单元设置为8输入。

利用存储的QC-LDPC校验矩阵信息，简化译码器的译码计算复杂度，从而节省了硬件计算资源。

实施例三

提出一种面向Wimax协议的QC-LDPC译码方法，该方法具体包括以下步骤：

步骤一、预设迭代次数，并初始化校验节点信息、变量节点信息，并将当前迭代次数置为1；

步骤二、接收待进行译码的数据序列信息，并按照划分出的数据存储块区域存储至存储单元；

步骤三、译码控制器读取存储单元中的校验矩阵信息，结合运算模块分层更新校验节点信息与变量节点后验概率信息；

步骤四、迭代次数加1后，判断当前迭代值是否大于预设值，若判断结果为是，则跳转至步骤五；反之，跳转至步骤三；

步骤五、停止译码，输出译出的码字信息，并采用定点数据计算获取变量节点后验概率的符号位；

步骤六、将比变量节点后验概率的符号位搬运至存储单元，作为最终的结果码字，完成译码过程。

在进一步的实施例中，采用QC-LDPC译码器基于Verilog HDL语言进行硬件设计，利用VCS以及FPGA完成了基本的测试验证。以z＝96，码长2304，迭代次数设置为5为例。具体的，实现过程包括以下步骤：

步骤1、校验节点、变量节点初始化，迭代次数置为1；

步骤2、根据公式 和分层更新校验节点信息与变量节点后验概率信息；式中，t表示迭代次数；k表示当前更新到第k层；(t,k)表示第t次迭代中的第k层运算；表示第t次迭代中的第k层时，每层矩阵中的第m行第l列的变量节点传递给校验节点的消息；表示运算到第t次迭代中的第k层时，变量节点l的后验概率；表示第t次迭代中，每层矩阵中的第m行第l列的校验节点传递给变量节点的消息；L(m)\l表示与校验节点m相邻的变量节点出去节点l的集合；β表示Offset Min-sum算法中的偏移因子。

步骤3、迭代次数加1，若迭代次数不大于设定的最大迭代次数5，跳回步骤2；

步骤4、输出译出的码字信息；

步骤5、完成译码运算。

在进一步的实施例中，首先从DDR中将校验矩阵信息搬运至BANK32-BANK40中，将待译码变量节点信息初始化至BANK0-BANK23中；源数据就位后，开始译码运算，执行上述流程，完成译码运算；最后从BANK0-BANK23将变量节点后验概率的符号位搬运至DDR中，作为最终的结果码字。

采用基于行分层译码算法作为译码方法，具有硬件友好、易于实现的优点。同时节点更新单元，可流水地同时更新校验节点信息和变量节点信息，采用流水设计，在计算资源使用量小的情况下依旧有着较高的吞吐率。

实施例四

在实施例三的基础上，第i次迭代第j层校验矩阵信息对应的信息节点更新过程如下：

控制器控制校验矩阵信息地址生成模块从校验矩阵信息存储区域取出第j层的152bit信息；

校验节点信息地址生成模块和变量节点信息地址生成模块根据152bit信息找到当前层需要更新的校验节点以及变量节点并取出数据；

校验节点信息分发模块和变量节点信息分发模块将2类数据送至NUU运算单元；

NUU运算单元运算完成后，将更新好的校验节点和变量节点值送至校验节点信息分发模块和变量节点信息分发；

校验节点信息地址生成模块和变量节点信息地址生成模块再根据之前的152bit信息，原位存储校验节点和变量节点，完成第i次迭代第j层校验矩阵信息对应的信息节点更新。

在此实施例下，译码器完成译码需要6761cycle，译码器工作频率在1GHz时吞吐率为170.4Mbps。本发明在保证性能的同时考虑减少计算资源以及存储资源，未将译码方式设置为行分层并行译码。若进一步增加存储资源以及计算资源，可极大的提升译码器的吞吐率，例如采用12路并行计算，译码器工作频率在1GHz时吞吐率可达2Gbps。

实施例五

提出一种面向Wimax协议的QC-LDPC译码系统，该系统包括：

初始化模块、被设置为初始化对应参数；所述对应参数包括预设迭代总系数、校验节点信息、变量节点信息，以及初始化当前迭代次数为1；

数据接收模块，被设置为接收待进行译码的数据序列；

译码器，包括译码控制器、存储单元和运算单元，译码器被设置为接收数据接收模块获取到的数据序列，并进行译码；

数据输出模块，被设置为输出译码器最终的译码结果。

综合以上实施例所述，本发明支持Wimax协议的IEEE802.16e标准通信协议下，1/2码率，19种码长的译码计算，可兼容性好；利用存储的QC-LDPC校验矩阵信息，简化译码器的译码计算复杂度，从而节省了硬件计算资源；采用基于Offset Min-sum的行分层译码算法作为译码方法，具有硬件友好、易于实现的优点；采用流水设计，在计算资源使用量小的情况下依旧实现了有着较高的吞吐率的译码运算。

如上所述，尽管参照特定的优选实施例已经表示和表述了本发明，但其不得解释为对本发明自身的限制。在不脱离所附权利要求定义的本发明的精神和范围前提下，可对其在形式上和细节上做出各种变化。