多芯片系统、芯片与时钟同步方法
阅读说明：本技术 多芯片系统、芯片与时钟同步方法 (Multi-chip system, chip and clock synchronization method ) 是由 张秉彝 于 2020-05-25 设计创作，主要内容包括：多芯片系统包含第一芯片与第二芯片。第一芯片用于根据来自第一振荡器的第一时钟信号产生第一符号时钟信号。第二芯片用于根据来自第二振荡器的第二时钟信号产生第二符号时钟信号,并检测第二符号时钟信号与第一符号时钟信号之间的差异以产生误差信号,并根据误差信号同步第一符号时钟信号与第二符号时钟信号。(The multichip system comprises a first chip and a second chip. The first chip is used for generating a first symbol clock signal according to a first clock signal from a first oscillator. The second chip is used for generating a second symbol clock signal according to a second clock signal from the second oscillator, detecting a difference between the second symbol clock signal and the first symbol clock signal to generate an error signal, and synchronizing the first symbol clock signal and the second symbol clock signal according to the error signal.)
技术领域
本发明申请是关于多芯片系统，尤其是关于多芯片系统中的从属芯片与时钟同步方法。
背景技术
在多芯片系统中，多个芯片之间的时钟需彼此同步以确保可正确接收数据与/或指令。在目前的技术中，多个芯片是共享同一振荡器产生的时钟信号。然而，随着多芯片系统中的芯片个数增加，电路布线设计的困难度也会增加而导致不易实现。
发明内容
在一些实施例中，多芯片系统包含第一芯片与第二芯片。第一芯片用于根据来自第一振荡器的第一时钟信号产生第一符号(symbol)时钟信号。第二芯片用于根据来自第二振荡器的第二时钟信号产生第二符号时钟信号，并检测第二符号时钟信号与第一符号时钟信号之间的差异以产生误差信号，并根据误差信号同步第一符号时钟信号与第二符号时钟信号。
在一些实施例中，芯片包含同步电路系统、取样时钟产生电路以及符号时钟产生电路。同步电路系统用于检测第一符号时钟信号与第二符号时钟信号之间的差异以产生误差信号，其中第一符号时钟信号是经由主芯片根据第一振荡器的第一时钟信号所产生。取样时钟产生电路用于根据来自第二振荡器的第二时钟信号与误差信号产生取样时钟信号。符号时钟产生电路用于根据取样时钟信号产生同步于第一符号时钟信号的第二符号时钟信号。
在一些实施例中，时钟同步方法包含下列操作：自主芯片接收第一符号时钟信号，其中主芯片用于根据来自第一振荡器的第一时钟信号产生该第一符号时钟信号；根据来自第二振荡器的第二时钟信号产生第二符号时钟信号；以及检测第二符号时钟信号与第一符号时钟信号之间的差异以产生误差信号，以根据误差信号调整第二符号时钟信号以使第二符号时钟信号同步于第一符号时钟信号。
有关本发明的特征、操作与效果，在此配合附图及较佳实施例详细说明如下。
附图说明
图1为根据本发明一些实施例绘制的一种多芯片系统的示意图；
图2为根据本发明一些实施例绘制图1的同步电路系统的示意图；
图3A为根据本发明一些实施例绘制图2中的相关信号的波形图；
图3B为根据本发明一些实施例绘制图2中的相关信号的波形图；以及
图4为根据本发明一些实施例绘制一种时钟同步方法的流程图。。
符号说明：
100：多芯片系统
101、103：振荡器
110、120：芯片
112、122：锁相回路电路
114、124：取样时钟产生电路
116、126：符号时钟产生电路
128：同步电路系统
CLK1、CLK2：时钟信号
f1、f2：频率
Serr：误差信号
Ssy1、Ssy2：系统时钟信号
Ssa1、Ssa2：取样时钟信号
Ssb1、Ssb2：符号时钟信号
202：相位检测器电路
204：回路滤波器电路
Scnt：计数值
P1～P2：正缘
1～5、-1～-5：计数值
400：时钟同步方法
S410、S420、S430：操作
具体实施方式
本文所使用的所有词汇具有其通常的含义。上述词汇在普遍常用的字典中的定义，在本发明的内容中包含任一在此讨论的词汇的使用例子仅为示例，不应限制到本发明的范围与含义。同样地，本发明不仅以在此说明书所示出的各种实施例为限。
关于本文中所使用的“约”或“大约”一般通常系指数值的误差或范围约百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分五之以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如“约”或“大约”所表示的误差或范围。
关于本文中所使用的“耦接”或“连接”，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，也可指二或多个组件相互操作或动作。如本文所用，用语“电路系统(circuitry)”可为由至少一个电路(circuit)所形成的单一系统，且用语“电路”可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。
如本文所用，用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本发明的本意。为易于理解，在各附图中的类似组件将被指定为相同编号。
图1为根据本发明一些实施例绘制的一种多芯片系统100的示意图。在一些实施例中，多芯片系统100可应用于(但不限于)数字储存示波器(digital storage oscillator,DSO)或是设置于不同机房的通讯装置。
多芯片系统100包含振荡器101、振荡器103、芯片110以及芯片120。振荡器101与振荡器103为两个不同的振荡器，其分别产生时钟信号CLK1以及时钟信号CLK2。在一些实施例中，振荡器101与振荡器103可为(但不限于)石英振荡器。在此例中，芯片110操作为主(master)芯片，且芯片120操作为从属(slave)芯片。为确保能够正确地交换数据与/或指令，芯片120的时钟信号(例如为符号(symbol)时钟信号Ssb2)经设定以同步于芯片110的时钟信号(例如为符号时钟信号Ssb1)。芯片110耦接至振荡器101以接收时钟信号CLK1，并根据时钟信号CLK1产生符号时钟信号Ssb1。芯片120耦接至芯片110与振荡器103，以分别接收符号时钟信号Ssb1以及时钟信号CLK2。芯片120根据时钟信号CLK2产生符号时钟信号Ssb2，并检测符号时钟信号Ssb2与符号时钟信号Ssb1之间的差异以产生误差信号Serr，以根据误差信号Serr调整符号时钟信号Ssb2。如此一来，符号时钟信号Ssb2可与符号时钟信号Ssb1保持同步。
以下段落将说明芯片110与/或芯片120的多个实施例，但本发明并不以下列实施例为限。
如图1所示，芯片110包含锁相回路电路112、取样时钟产生电路114以及符号时钟产生电路116。锁相回路电路112根据时钟信号CLK1产生系统时钟信号Ssy1。在一些实施例中，锁相回路电路112是基于负回授机制(未示出)的控制以将系统时钟信号Ssy1与时钟信号CLK1保持同步。在一些实施例中，锁相回路电路112可包含(但不限于)相位检测器电路(未示出)、低通滤波器电路(未示出)、压控振荡器电路(未示出)与/或除频器电路(未示出)，其中上述该些电路可设置为前述的负回授机制。
取样时钟产生电路114耦接至锁相回路电路112以接收系统时钟信号Ssy1。取样时钟产生电路114根据系统时钟信号Ssy1产生取样时钟信号Ssa1。在一些实施例中，取样时钟产生电路114可包含(但不限于)延迟电路(未示出)、多任务器电路(未示出)与/或相位内插器电路(未示出)。延迟电路可延迟系统时钟信号Ssy1以产生具有不同相位的多个时钟信号。多任务器电路可选择该些多个时钟信号中的至少二个以产生多个输出信号，并提供这些输出信号至相位内插器电路。相位内插器电路可基于多个输出信号产生取样时钟信号Ssa1。上述关于取样时钟产生电路114的设置方式用于示例，但本发明并不以此为限。在另一些实施例中，取样时钟产生电路114可为全数字式锁相回路。
符号时钟产生电路116耦接至取样时钟产生电路114以接收取样时钟信号Ssa1。符号时钟产生电路116根据取样时钟信号Ssa1产生符号时钟信号Ssb1。在一些实施例中，取样时钟信号Ssa1用于设定多个数据取样之间的时间间隔(即设定数据取样率)，且符号时钟信号Ssb1用于设定芯片110处理一笔数据的期间。在一些实施例中，取样时钟信号Ssa1的频率高于符号时钟信号Ssb1的频率。在一些实施例中，符号时钟产生电路116可由(但不限于)除频电路实施。
芯片120包含锁相回路电路122、取样时钟产生电路124、符号时钟产生电路126以及同步电路系统128。锁相回路电路122根据时钟信号CLK2产生系统时钟信号Ssy2。在一些实施例中，锁相回路电路122的设置方式类似于锁相回路电路112。在一些实施例中，锁相回路电路122不接收来自振荡器101的时钟信号CLK1。
取样时钟产生电路124耦接至锁相回路电路122以接收系统时钟信号Ssy2。取样时钟产生电路124根据系统时钟信号Ssy2产生取样时钟信号Ssa2。在一些实施例中，取样时钟产生电路124的设置方式类似于取样时钟产生电路122。
符号时钟产生电路126耦接至取样时钟产生电路124以接收取样时钟信号Ssa2。符号时钟产生电路126根据取样时钟信号Ssa2产生符号时钟信号Ssb2。在一些实施例中，取样时钟信号Ssa2用于设定多个数据取样之间的时间间隔，且符号时钟信号Ssb2用于设定芯片120处理一笔数据的期间。在一些实施例中，取样时钟信号Ssa2用于取样数据，且经取样所还原数据中一个符号的期间相当于符号时钟信号Ssb2的工作周期。在一些实施例中，如图1所示，取样时钟信号Ssa2的频率f1高于符号时钟信号Ssb2的频率f2。在一些实施例中，取样时钟信号Ssa2的频率f1可约为符号时钟信号Ssb2的频率f2的64～8192倍。在一些实施例中，符号时钟产生电路126可由(但不限于)除频电路实施。
同步电路系统128耦接至芯片110以接收符号时钟信号Ssb1，并耦接至符号时钟产生电路126以接收符号时钟信号Ssb2，并耦接至锁相回路电路122以接收系统时钟信号Ssy2。同步电路系统128检测符号时钟信号Ssb1以及符号时钟信号Ssb2之间的差异，以产生误差信号Serr。例如，同步电路系统128根据符号时钟信号Ssb1以及符号时钟信号Ssb2对系统时钟信号Ssy2的至少一个脉波进行计数，以产生误差信号Serr。例如，同步电路系统128根据符号时钟信号Ssb1以及符号时钟信号Ssb2中的一个(例如为具有领先相位的信号)开始对该至少一个脉波进行计数，并根据符号时钟信号Ssb1以及符号时钟信号Ssb2中的另一个停止对该至少一个脉波进行计数。同步电路系统128的部分实施例与操作将在后述内容参照图2、图3A与图3B说明。
在一些实施例中，取样时钟产生电路124更用于根据误差信号Serr调整取样时钟信号Ssa2。据此，符号时钟产生电路126可根据调整后的取样时钟信号Ssa2更新符号时钟信号Ssb2。如此一来，符号时钟信号Ssb2可保持与符号时钟信号Ssb1同步。举例来说，取样时钟产生电路124可包含(但不限于)延迟电路(未示出)、多任务器电路(未示出)与/或相位内插器电路(未示出)。延迟电路可延迟系统时钟信号Ssy2以产生具有不同相位的多个时钟信号。多任务器电路可根据误差信号Serr选择该些多个时钟信号中至少二个以产生多个输出信号，并提供这些输出信号至相位内插器电路。相位内插器电路可基于多个输出信号产生取样时钟信号Ssa2。上述关于取样时钟产生电路124的设置方式用于示例，但本发明并不以此为限。
应当理解，图1中所示出的芯片数量用于示例，且本发明并不以此为限。在一或多个实施例中，多芯片系统100中的芯片数量可为两个或更多个。
在一些相关技术中，多芯片系统中的各个芯片共享同一个振荡器，以达成时钟同步。在这些技术中，当芯片数量增加时，需在振荡器与芯片之间加入额外的缓冲器电路，以提升振荡器的驱动能力。然而，额外的缓冲器将对多芯片系统在电路板上的布线设计造成困难，并会造成整体成本明显增加。
相较于上述相关技术，在本发明的一些实施例中，多个芯片(例如为芯片110与芯片120)是使用不同振荡器(例如为振荡器101与振荡器103)，且多个芯片中中的一个(例如为操作为从属芯片的芯片120)可根据多个芯片中的另一个(例如为操作为主芯片的芯片110)产生的信号进行时钟同步。如此一来，可减少缓冲器电路之数量并降低布线设计的难度。
图2为根据本发明一些实施例绘制图1的同步电路系统128的示意图。同步电路系统128包含相位检测器电路202以及回路滤波器电路204。相位检测器电路202根据符号时钟信号Ssb1以及符号时钟信号Ssb2对系统时钟信号Ssy2的至少一个脉波进行计数，以产生计数值Scnt。回路滤波器电路204耦接至相位检测器电路202以接收计数值Scnt。回路滤波器电路204对计数值Scnt进行滤波以产生误差信号Serr。在一些实施例中，相位检测器电路202可包含(但不限于)正反器电路(未示出)与/或计数器电路(未示出)，其相关操作将于后参照图3A与图3B说明。在一些实施例中，回路滤波器电路204可为低通滤波器电路。
图3A为根据本发明一些实施例绘制图2中的相关信号的波形图。在此例中，符号时钟信号Ssb1的相位领先于符号时钟信号Ssb2的相位。如图3A所示，符号时钟信号Ssb1的正缘P1早于符号时钟信号Ssb2的正缘P2。相位检测器电路202根据符号时钟信号Ssb1的正缘P1触发以开始对系统时钟信号Ssy2的至少一个脉波进行计数以产生计数值Scnt，并根据符号时钟信号Ssb2的正缘P2触发以停止对系统时钟信号Ssy2的至少一个脉波进行计数。如此，相位检测器电路202可检测出符号时钟信号Ssb1与符号时钟信号Ssb2之间的差异相当于5个脉波，并输出计数值Scnt为5。
图3B为根据本发明一些实施例绘制图2中的相关信号的波形图。在此例中，符号时钟信号Ssb1的相位落后于符号时钟信号Ssb2的相位。如图3B所示，符号时钟信号Ssb2的正缘P2早于符号时钟信号Ssb1的正缘P1。相位检测器电路202根据符号时钟信号Ssb2的正缘P2触发以开始对系统时钟信号Ssy2的至少一个脉波进行计数以产生计数值Scnt，并根据符号时钟信号Ssb1的正缘P1触发以停止对系统时钟信号Ssy2的至少一个脉波进行计数。如此，相位检测器电路202可检测出符号时钟信号Ssb1与符号时钟信号Ssb2之间的差异相当于5个脉波，并输出计数值Scnt为-5(负值用于指示符号时钟信号Ssb1的相位落后于符号时钟信号Ssb2的相位)。
图4为根据本发明一些实施例绘制一种时钟同步方法400的流程图。在一些实施例中，时钟同步方法400可由(但不限于)图1的芯片120(操作为从属芯片)执行。
在操作S410，自主芯片接收第一符号时钟信号，其中主芯片根据来自第一振荡器的第一时钟信号产生第一符号时钟信号。在操作S420，根据来自第二振荡器的第二时钟信号产生第二符号时钟信号。在操作S430，检测第二符号时钟信号与第一符号时钟信号之间的差异以产生误差信号，以根据误差信号调整第二符号时钟信号以使第二符号时钟信号同步于第一符号时钟信号。
上述时钟同步方法400的多个操作的说明可参考前述多个实施例，故在此不再赘述。上述多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本发明的各实施例的操作方式与范围下，在时钟同步方法400下的各种操作当可适当地增加、替换、省略或以不同顺序执行。或者，在时钟同步方法400下的一或多个操作可以是同时或部分同时执行。
综上所述，通过本发明一些实施例中的多芯片系统、芯片与时钟同步方法，多个芯片可利用不同的振荡器进行时钟同步。如此一来，可以降低缓冲器电路的数量并降低布线设计的难度。
虽然上文已记载了本发明的实施例，但是这些实施例并非用来限定本发明，本技术领域普通技术人员可依据本发明明示或隐含的内容对本发明的技术特征做出改变和调整，但是种种变化均可能属于本发明保护范畴之内，换言之，本发明的保护范围须视本发明申请的权利要求书界定的范围为准。
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