具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

以下结合附图对本申请的实施例作进一步详细说明。

本申请实施例提供一种精确定时方法、装置以及信号空位预留方法、装置，基于第一预设时钟信号，进行信号叠加、分频倍频以及祛除抖动操作，从而获得与数值为非正整数的目标频率比例的第一目标时钟信号，为后续信号空位预留以及编码插入工作提供技术支持。

为达到上述技术效果，本申请的总体思路如下：

一种精确定时方法，其用于基于第一预设时钟信号，生成对应目标频率比例的第一目标时钟信号，该方法包括以下步骤：

S1、基于第一预设时钟信号，生成第一有效信号；

S2、将第一预设时钟信号与第一有效信号进行叠加，获得第一叠加信号，并对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号；

S3、基于第一预设数值，对第一分频信号进行倍频操作，并祛除抖动，获得第一目标时钟信号；其中，

第一预设时钟信号与第一有效信号的频率比例与目标频率比例相同；

目标频率比例为非整数；

第一预设数值为整数；

第一预设数值被配置成使得第一分频信号的频率低于第一频率阈值。

以下结合附图对本申请的实施例作进一步详细说明。

第一方面，参见图1～8所示，本申请实施例提供一种精确定时方法，其用于基于第一预设时钟信号，生成对应目标频率比例的第一目标时钟信号，该方法包括以下步骤：

S1、基于第一预设时钟信号，生成第一有效信号；

S2、将第一预设时钟信号与第一有效信号进行叠加，获得第一叠加信号，并对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号；

S3、基于第一预设数值，对第一分频信号进行倍频操作，并祛除抖动，获得第一目标时钟信号；其中，

第一预设时钟信号与第一有效信号的频率比例与目标频率比例相同；

目标频率比例为非整数；

第一预设数值为整数；

第一预设数值被配置成使得第一分频信号的频率低于第一频率阈值。

本申请实施例中，首先进行步骤S1，基于第一预设时钟信号，生成第一有效信号，在实际实施时，具体可以是以下操作形式：

基于生成时钟信号Link_clkb，生成valid信号，第一预设时钟信号即时钟信号Link_clkb，第一有效信号即valid信号；

其中，时钟信号Link_clkb是用于表示上述DP接口工作速率的时钟，当具体工作时，对DP接口工作速率完成设定后，则时钟信号Link_clkb也掌握其频率的具体数值。

在芯片内部，时钟信号Link_clkb可以是高速串行发送器生成的并行用户时钟。

如说明书附图的图2所示，图2为步骤S1中的第一有效信号的生成原理图，具体操作如下：

创建第一计数器，记作Cnt1；

创建第一计算数值以及第二计算数值，第一计算数值记作M，第二计算数值记作N；

定义M＝65537，N＝64000；

当第一计数器Cnt1的数值小于M时，则执行Cnt1＝Cnt1+N，并将第一有效信号即valid信号的值置为0，当第一计数器Cnt1的数值大于或等于M时，则执行Cnt1＝Cnt1-M+N，并将第一有效信号即valid信号的值置为1；

现在时钟信号Link_clkb连同valid信号进行叠加，在数学层面等同于第一目标时钟信号，第一目标时钟信号记作Link_clka，即在符号插入工作中，如果在时钟信号Link_clkb下当valid信号的数值为1时传输新的LL符号，则相当于是在Link_clka中的每一拍传输新的LL符号。

另外，针对步骤S1，以另一种目标频率比例为例进行解释说明，假设目标频率比例为3/5，第一预设时钟信号记作时钟信号A，信号A对应的第一有效信号记作信号A_valid，第一目标时钟信号记作时钟信号B，

时钟信号A与时钟信号B的频率比为3/5，利用传统的技术手段，无法直接获得时钟信号B，

首先，在时钟信号A与下生成一个信号A_valid，需要满足的条件是：使得每5拍时钟信号A，信号A_valid出现3拍，

进而任何信号在时钟信号A下，且在信号A_valid的值为1时才进行处理，信号A_valid的值为0则不处理，即相当于每5个时钟信号A的周期，只进行3次处理，如此处理，由于时钟信号A，故而等效于在时钟信号B下每拍都处理。

进而进行步骤S2，即将第一预设时钟信号与第一有效信号进行叠加，获得第一叠加信号，并对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号，在实际实施时，具体可以是以下操作形式：

将时钟信号Link_clkb在对应的valid信号下进行X分频，得到方波信号clk_div，方波信号clk_div即第一分频信号；

另外，X为大于或者等于2的偶数。

同样，针对步骤S2，以目标频率比例等于3/5为例进行解释说明，

经过步骤S1，得到了时钟信号A对应的信号A_valid，每5拍时钟信号A的周期，信号A_valid出现3拍，

时钟信号A与信号A_valid叠加，理论上叠加得到的信号可视为时钟信号B，

再进行2分频，即X＝2，最终得到的时钟频率为A*(3/5)*(1/2)，即A*3/10，也就是B*1/2。

故而，由此可见，在不考虑信号抖动的前提下，时钟信号A与信号A_valid叠加即可得到时钟信号B，但为了祛除抖动，故而需要进行分频以及倍频和祛除抖动等处理。

如说明书附图的图3所示，图3为步骤S2中的第一分频信号的生成原理图，具体操作如下：

创建第二计数器，记作Cnt2；

第二计数器Cnt和第一分频信号clk_div仅仅在valid信号的值为1时执行操作，否则保持不变，具体操作如下：

当Cnt2的数值小于X/2时，执行Cnt2＝Cnt2+1，且维持第一分频信号clk_div保持不变，

当Cnt2的数值大于等于X/2时，执行Cnt2＝Cnt2-X/2+1，且将第一分频信号clk_div的数值取反，即clk_div＝～clk_div；

通过上述操作，得到第一分频信号clk_div，第一分频信号clk_div的频率在数学上可看成是Link_clka的X分频，

但第一分频信号clk_div的占空比不是固定的50％，且其周期是不恒定的，即存在抖动，出现抖动情况的本质原因是65537/64000不是整数，

面对抖动情况，只要X的取值足够大，使得第一分频信号clk_div的频率足够低，使得其周期的变化相比其周期本身的比值的数值足够小，从而使得信号抖动情况也足够小，足够小的信号抖动易于被滤除，其中，一般取适当的X使得第一分频信号clk_div的频率接近8khz即可。

最后进行步骤S3，基于第一预设数值，对第一分频信号进行倍频操作，并祛除抖动，获得第一目标时钟信号，在实际实施时，具体可以是以下操作形式：

如说明书附图的图4所示，图4为步骤S3中的第一目标时钟信号的生成原理图，具体操作如下：

将第一分频信号clk_div做X倍频并祛除抖动，即可得到需要的第一目标时钟信号Link_clka；

在步骤S3中，由于X的数值是整数，故而市面上的大多数时钟锁相环芯片均可实现，得到最终需要的第一目标时钟信号Link_clka，其频率与时钟信号Link_clkb的频率之间的比值等于64000/65537；其中，

X的数值需要足够大，取X使得第一分频信号clk_div接近8khz即可，

必要时，可也根据时钟锁相环芯片的推荐输入频率对X的数值进行适应性调整。

需要说明的是，本申请实施例的技术方案具体可用于的一种应用场景，具体情况如下：

现阶段，用户对显示设备分辨率和刷新率的要求越来越高，例如电竞游戏玩家普遍要求显示设备最低要支持4K分辨率且刷新率达到144hz以上，这就对接口的传输带宽提出了极大的要求。当前市面上的常见接口DP1.4和HDMI 2.0均无法满足4k 144hz的传输带宽需求，因此视频电子标准协会VESA发布了一种显示流压缩标准，缩写为DSC，该标准能够将要显示的图形进行无损压缩，压缩比可达到3比1，从而极大降低了传输带宽的要求，这使得用户能使用现有的DP1.4和HDMI 2.0接口就能享受高分辨率和高刷新率带来的震撼体验。

由于DSC算法是基于预测和差值的，如果传输过程中出现比特错误，可能导致整幅图像都无法恢复，所以其对接口的可靠性提出了更高的要求。FEC即前向纠错码，是一种增加数据通信可靠性的编码，DP接口规范明确要求，如果接口支持DSC压缩数据流的传输，那么也必须同时支持FEC的计算和插入，那么如何在DP接口实现FEC的插入工作则成为技术关键。

如说明书附图的图5和图6所示，在DP接口进行FEC插入工作时，将原始的DP链路层数据流符号称为LL符号，为了插入FEC校验码和相关的控制码，需要在连续传输的LL符号上预留出空位；

空位的预留规则是，每250个LL符号看成一组，需要预留6个符号的空位，但当到达第256组时，需要预留7个空位，那么有如下计算：

原始符号个数为：250*256＝64000，

位置预留后的总符号数为：(250+6)*255+(250+7)＝65537，

也就是说，每64000个LL符号，在预留位置后将变成65537个符号，其中含有1537个空位；

将FEC校验码和控制码插入到预留的空位处，形成最终带有FEC校验的数据流，最终完成FEC的插入工作；

综上，如何进行位置预留是此应用场景的关键。

由于在数字芯片内部，符号是在时钟下连续传输的，设LL数据流在时钟域Link_clka下传输，将LL数据写入FIFO内缓存，

需要新生成一个时钟Link_clkb，Link_clkb和Link_clka的频率在数学上存在着如下比例关系，即F_{Link_clkb}/F_{Link_clka}＝65537/64000，

读取控制逻辑工作在时钟域Link_clkb下，其控制何时从FIFO中取出LL数据，何时传输空位符号，如此则能实现空位插入功能。

但是，如何在硬件电路上实现两个频率比值为65537/64000的时钟是困难的，因为这个比例关系不可约分，而且比例的绝对值等于1.024015625，现有的时钟生成芯片无法产生如此的精度，如果时钟不能严格满足此比例关系，那么就会导致图中FIFO出现空满，进而导致数据丢失；

因此，则需要应用到本申请实施例中的精确定时方法，基于本申请实施例的精确定时方法，能够获得频率比例关系不可约分的两个信号，进而能够满足位置预留工作的需求，最终能满足FEC插入工作的需求。

本申请实施例，基于第一预设时钟信号，进行信号叠加、分频倍频以及祛除抖动操作，从而获得与数值为非正整数的目标频率比例的第一目标时钟信号，为后续信号空位预留以及编码插入工作提供技术支持。

本申请实施例主要依靠时钟比例关系来为空位插入提供信号基础，实现简单，节省了芯片的逻辑资源；

另外，基于本申请实施例的方法所生成的时钟信号具有精度高的优势，能够在一定程度上满足精度需求。

综上，如说明书附图的图7所示，具体的，基于第一预设时钟信号，生成第一有效信号中，包括以下步骤：

A1、创建第一计数器、第一计算数值以及第二计算数值；

A2、当第一计数器的当前值小于第一计算数值时，将第一计数器的当前值加上第二计算数值作为第一计数器的更新值，并将第一有效信号的值设为0；

A3、当第一计数器的当前值不小于第一计算数值时，将第一计数器的当前值加上第二计算数值，减去第一计算数值作为第一计数器的更新值，并将第一有效信号的值设为1；

A4、获得第一有效信号；其中，

第一计算数值与第二计算数值的比值等于目标频率比例。

另外，基于本申请实施例提及的频率比例，即65537/64000，那么第一计算数值可以是65537，第二计算数值可以是64000；

当然，如果需要其他频率比例，则可根据实际情况进行调整。

综上，如说明书附图的图8所示，具体的，对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号，包括以下步骤：

B1、创建第二计数器；

B2、当第二计数器的值小于第一预设数值的一半时，对第二计数器的值进行加一操作，并维持第一分频信号的值不变；

B3、当第二计数器的值不小于第一预设数值的一半时，将第二计数器的当前值减去第一预设数值的一半，再进行加一操作，并对第一分频信号的值取反；

B4、获得第一分频信号；其中，

第一分频信号的初始值为1。

综上，具体的，利用时钟锁相环芯片对第一分频信号进行倍频操作，并祛除抖动，获得第一目标时钟信号。

第二方面，参见图9所示，本申请实施例提供一种精确定时装置，其基于第一方面提及的精确定时方法，其用于基于第一预设时钟信号，生成对应目标频率比例的第一目标时钟信号，该装置包括：

有效信号生成模块，其用于基于第一预设时钟信号，生成第一有效信号；

信号分频模块，其用于将第一预设时钟信号与第一有效信号进行叠加，获得第一叠加信号，并对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号；

目标信号生成模块，其用于基于第一预设数值，对第一分频信号进行倍频操作，并祛除抖动，获得第一目标时钟信号；其中，

第一预设时钟信号与第一有效信号的频率比例与目标频率比例相同；

目标频率比例为非整数；

第一预设数值为整数；

第一预设数值被配置成使得第一分频信号的频率低于第一频率阈值。

本申请实施例中，首先，基于第一预设时钟信号，生成第一有效信号，在实际实施时，具体可以是以下操作形式：

基于生成时钟信号Link_clkb，生成valid信号，第一预设时钟信号即时钟信号Link_clkb，第一有效信号即valid信号；

其中，时钟信号Link_clkb是用于表示上述DP接口工作速率的时钟，当具体工作时，对DP接口工作速率完成设定后，则时钟信号Link_clkb也掌握其频率的具体数值。

在芯片内部，时钟信号Link_clkb可以是高速串行发送器生成的并行用户时钟。

生成第一有效信号的具体操作如下：

创建第一计数器，记作Cnt1；

创建第一计算数值以及第二计算数值，第一计算数值记作M，第二计算数值记作N；

定义M＝65537，N＝64000；

当第一计数器Cnt1的数值小于M时，则执行Cnt1＝Cnt1+N，并将第一有效信号即valid信号的值置为0，当第一计数器Cnt1的数值大于或等于M时，则执行Cnt1＝Cnt1-M+N，并将第一有效信号即valid信号的值置为1；

现在时钟信号Link_clkb连同valid信号进行叠加，在数学层面等同于第一目标时钟信号，第一目标时钟信号记作Link_clka，即在符号插入工作中，如果在时钟信号Link_clkb下当valid信号的数值为1时传输新的LL符号，则相当于是在Link_clka中的每一拍传输新的LL符号。

进而，将第一预设时钟信号与第一有效信号进行叠加，获得第一叠加信号，并对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号，在实际实施时，具体可以是以下操作形式：

将时钟信号Link_clkb在对应的valid信号下进行X分频，得到方波信号clk_div，方波信号clk_div即第一分频信号；

另外，X为大于或者等于2的偶数。

生成第一分频信号的具体操作如下：

创建第二计数器，记作Cnt2；

第二计数器Cnt和第一分频信号clk_div仅仅在valid信号的值为1时执行操作，否则保持不变，具体操作如下：

当Cnt2的数值小于X/2时，执行Cnt2＝Cnt2+1，且维持第一分频信号clk_div保持不变，

当Cnt2的数值大于等于X/2时，执行Cnt2＝Cnt2-X/2+1，且将第一分频信号clk_div的数值取反，即clk_div＝～clk_div；

通过上述操作，得到第一分频信号clk_div，第一分频信号clk_div的频率在数学上可看成是Link_clka的X分频，

但第一分频信号clk_div的占空比不是固定的50％，且其周期是不恒定的，即存在抖动，出现抖动情况的本质原因是65537/64000不是整数，

面对抖动情况，只要X的取值足够大，使得第一分频信号clk_div的频率足够低，使得其周期的变化相比其周期本身的比值的数值足够小，从而使得信号抖动情况也足够小，足够小的信号抖动易于被滤除，其中，一般取适当的X使得第一分频信号clk_div的频率接近8khz即可。

最后，基于第一预设数值，对第一分频信号进行倍频操作，并祛除抖动，获得第一目标时钟信号，在实际实施时，具体可以是以下操作形式：

生成第一目标时钟信号的具体操作如下：

将第一分频信号clk_div做X倍频并祛除抖动，即可得到需要的第一目标时钟信号Link_clka；

在步骤S3中，由于X的数值是整数，故而市面上的大多数时钟锁相环芯片均可实现，得到最终需要的第一目标时钟信号Link_clka，其频率与时钟信号Link_clkb的频率之间的比值等于64000/65537；其中，

X的数值需要足够大，取X使得第一分频信号clk_div接近8khz即可，

必要时，可也根据时钟锁相环芯片的推荐输入频率对X的数值进行适应性调整。

本申请实施例，基于第一预设时钟信号，进行信号叠加、分频倍频以及祛除抖动操作，从而获得与数值为非正整数的目标频率比例的第一目标时钟信号，为后续信号空位预留以及编码插入工作提供技术支持。

进一步的，有效信号生成模块还用于创建第一计数器、第一计算数值以及第二计算数值；

有效信号生成模块还用于当第一计数器的当前值小于第一计算数值时，将第一计数器的当前值加上第二计算数值作为第一计数器的更新值，并将第一有效信号的值设为0；

有效信号生成模块还用于当第一计数器的当前值不小于第一计算数值时，将第一计数器的当前值加上第二计算数值，减去第一计算数值作为第一计数器的更新值，并将第一有效信号的值设为1；其中，

第一计算数值与第二计算数值的比值等于目标频率比例。

进一步的，信号分频模块还用于创建第二计数器；

信号分频模块还用于当第二计数器的值小于第一预设数值的一半时，对第二计数器的值进行加一操作，并维持第一分频信号的值不变；

信号分频模块还用于当第二计数器的值不小于第一预设数值的一半时，将第二计数器的当前值减去第一预设数值的一半，再进行加一操作，并对第一分频信号的值取反；其中，

第一分频信号的初始值为1。

具体的，目标信号生成模块利用时钟锁相环芯片对第一分频信号进行倍频操作，并祛除抖动，获得第一目标时钟信号。

第三方面，参见图10所示，本申请实施例提供一种信号空位预留方法，其基于第一方面提及的精确定时方法，该信号空位预留方法包括以下步骤：

Q1、根据信号空位预留需求，确定初始时钟信号与目标时钟信号的目标频率比例；

Q2、基于初始时钟信号，生成第一有效信号；

Q3、将初始时钟信号与第一有效信号进行叠加，获得第一叠加信号，并对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号；

Q4、基于第一预设数值，对第一分频信号进行倍频操作，并祛除抖动，获得目标时钟信号；其中，

初始时钟信号与第一有效信号的频率比例与目标频率比例相同；

目标频率比例为非整数；

第一预设数值为整数；

第一预设数值被配置成使得第一分频信号的频率低于第一频率阈值。

进一步的，可根据目标时钟信号进行信号插入工作。

需要说明的是，该方法中的Q2～Q4的具体操作，可基于第一方面提及的精确定时方法。

本申请实施例中，信号空位预留需求，确定初始时钟信号与目标时钟信号的目标频率比例，对第一预设时钟信号进行信号叠加、分频倍频以及祛除抖动操作，从而获得满足的第一目标时钟信号，从而满足信号空位预留需求。

同样，基于第一方面提及的精确定时方法，基于第一预设时钟信号，生成第一有效信号中，包括以下步骤：

创建第一计数器、第一计算数值以及第二计算数值；

当第一计数器的当前值小于第一计算数值时，将第一计数器的当前值加上第二计算数值作为第一计数器的更新值，并将第一有效信号的值设为0；

当第一计数器的当前值不小于第一计算数值时，将第一计数器的当前值加上第二计算数值，减去第一计算数值作为第一计数器的更新值，并将第一有效信号的值设为1；

获得第一有效信号；其中，

第一计算数值与第二计算数值的比值等于目标频率比例。

另外，基于本申请实施例提及的频率比例，即65537/64000，那么第一计算数值可以是65537，第二计算数值可以是64000；

当然，如果需要其他频率比例，则可根据实际情况进行调整。

具体的，对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号，包括以下步骤：

创建第二计数器；

当第二计数器的值小于第一预设数值的一半时，对第二计数器的值进行加一操作，并维持第一分频信号的值不变；

当第二计数器的值不小于第一预设数值的一半时，将第二计数器的当前值减去第一预设数值的一半，再进行加一操作，并对第一分频信号的值取反；

获得第一分频信号；其中，

第一分频信号的初始值为1。

具体的，利用时钟锁相环芯片对第一分频信号进行倍频操作，并祛除抖动，获得第一目标时钟信号。

第四方面，参见图11所示，本申请实施例提供一种信号空位预留装置，其基于第一方面提及的精确定时方法以及第三方面提及的信号空位预留方法，该信号空位预留装置包括：

频率比例确定模块，其用于根据信号空位预留需求，确定初始时钟信号与目标时钟信号的目标频率比例；

有效信号生成模块，其用于基于初始时钟信号，生成第一有效信号；

信号分频模块，其用于将初始时钟信号与第一有效信号进行叠加，获得第一叠加信号，并对第一叠加信号按照第一预设数值进行分频操作，获得第一分频信号；

目标信号生成模块，其用于基于第一预设数值，对第一分频信号进行倍频操作，并祛除抖动，获得目标时钟信号；其中，

初始时钟信号与第一有效信号的频率比例与目标频率比例相同；

目标频率比例为非整数；

第一预设数值为整数；

第一预设数值被配置成使得第一分频信号的频率低于第一频率阈值。

需要说明的是，该装置在具体实施时，其工作方式基于第一方面提及的精确定时方法以及第三方面提及的信号空位预留方法。

本申请实施例中，信号空位预留需求，确定初始时钟信号与目标时钟信号的目标频率比例，对第一预设时钟信号进行信号叠加、分频倍频以及祛除抖动操作，从而获得满足的第一目标时钟信号，从而满足信号空位预留需求。

需要说明的是，在本申请中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。