具体实施方式

为了使本发明的目的、技术方案及优点更加清晰，以下将结合附图及实施例，对本发明进行描述和说明。应当理解，下面所描述的具体实施例仅仅用于解释本发明，并不用于限定本发明。此外，还可以理解的是，对本领域的普通技术人员而言，在本发明揭露的技术内容上进行一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

除非另作定义，本发明所涉及的技术术语或科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等词语并不表示数量限制，可以表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含，如：包含了一系列步骤或模块的过程、方法、系统产品或者设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或模块，或者还可以包括对于这些过程、方法、产品或设备固有的其他步骤或单元。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是用于区别类似的对应，不代表针对对象的特定排序。

本发明的一种实施例中提供了一种低功耗的频率综合器，如图1所示，所述低功耗的频率综合器包括：前置分频器、锁相环电路、占空比校正电路和N倍频电路，所述前置分频器的输入端作为频率综合器的输入端，所述前置分频器的输出端与所述锁相环电路的输入端连接，所述锁相环电路的输出端与所述占空比校正电路的输入端连接，所述占空比校正电路的输出端与所述N倍频电路的输入端连接，所述N倍频电路的输出端作为频率综合器的输出端。

具体地，所述前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频，结合N倍频电路的N倍倍频，以使得频率综合器输出的时钟信号的步长等于预设步长；其中，所述前置分频器的分频数是基于所述外部电路输入的时钟信号频率、N倍频电路的倍频级数以及预设步长设定的；需要说明的是，所述前置分频器的分频数是可调节的；所述锁相环电路，用于接收前置分频器分频后的时钟信号，并输出一定频率的N个相位依次变化的时钟信号；所述占空比校正电路，用于接收锁相环电路输出的一定频率的N个相位依次变化的时钟信号，并对N个相位依次变化的时钟信号的占空比进行校正，使得所述N个相位依次变化的时钟信号的占空比被校正为预设占空比；所述N倍频电路，用于接收占空比校正电路输出的占空比校正后的N个相位依次变化的时钟信号，并将占空比校正后的N个相位依次变化的时钟信号进行倍频，输出一个N倍频的最终时钟信号作为频率综合器输出的时钟信号。需要说明的是，所述锁相环电路输出的一定频率的时钟信号在经过N倍频电路后输出的N倍频的最终时钟信号的频率等于频率综合器的目标频率；其中，N为2的整指数倍，可以理解地，N可以是但不限于2、4、8或16等等于2的整指数倍的数值；所述预设占空比是根据实际占空比需求预先设置于所述占空比校正电路中的占空比，用于作为校正标准以校正锁相环电路输出的N个相位依次变化的时钟信号的占空比。

基于上述实施例，本发明的另一种实施例中提供一种低功耗的频率综合器，所述频率综合器包括：前置分频器、锁相环电路、占空比校正电路和N倍频电路，其中，所述锁相环电路采用电荷泵锁相环电路。电荷泵锁相环电路是数模混合锁相环电路中的典型代表，其具有不可代替的优势：在理论上，可以证明电荷泵锁相环结构静态相位误差为零，且在实践中也证明了电荷泵锁相环结构具有高度、低功耗、低抖动的特性。

具体地，所述锁相环电路具体包括：鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和环路分频器。所述鉴频鉴相器包括第一输入端、第二输入端和输出端，所述鉴频鉴相器的第一输入端作为所述锁相环电路的输入端与所述前置分频器的输出端连接，所述电荷泵包括输入端和输出端，所述鉴频鉴相器的输出端与所述电荷泵的输入端连接，所述低通滤波器包括输入端和输出端，所述电荷泵的输出端与所述低通滤波器的输入端连接，所述压控振荡器包括输入端和N个输出端，所述低通滤波器的输出端与所述压控振荡器的输入端连接，所述压控振荡器的N个输出端作为所述锁相环电路的输出端，用于将所述锁相环电路输出的N个相位依次变化的时钟信号传输至占空比校正电路。

所述环路分频器包括输入端和输出端，所述环路分频器的输出端与所述鉴频鉴相器的第二输入端连接，所述环路分频器的输入端与所述压控振荡器的N个输出端中的一个输出端连接。所述环路分频器用于接收所述压控振荡器传输的一个时钟信号，并将该时钟信号进行分频，将分频后的该时钟信号作为反馈时钟信号传输至所述鉴频鉴相器的第二输入端，与所述鉴频鉴相器的第一输入端输入的前置分频器传输的分频后的时钟信号进行比较，根据比较结果进行锁相环电路的反馈调整，直至压控振荡器的输出频率稳定为目标频率的时钟信号，反馈时钟信号等于前置分频器传输至鉴频鉴相器的分频后的时钟信号，确定锁相环电路的稳定。需要说明的是，当锁相环电路稳定后，锁相环电路的压控振荡器输出的时钟信号的频率等于前置分频器输入锁相环电路的分频后的时钟信号的频率与环路分频器的分频数的乘积，因此，频率综合器输出的时钟信号的频率等于外部电路输入时钟信号的频率除以前置分频器的分频数并与环路分频器的分频数相乘，再和N倍频电路的倍频倍数相乘的乘积，即：频率综合器输出的时钟信号频率=（外部电路输入时钟信号的频率/前置分频器的分频数）*（环路分频器的分频数）*（N倍频电路的倍频倍数）。

优选地，所述压控振荡器的N个输出端中存在一个输出端既与所述环路分频器的输入端连接，又与所述占空比校正电路的一个输入端连接，从而既能实现N个相位依次变化的时钟信号在占空比校正后进行倍频，又能实现将所述压控振荡器输出的一个时钟信号进行分频以作为反馈时钟信号进行锁相环电路的自调整，确保锁相环电路的稳定。需要说明的是，所述压控振荡器的N个输出端输出的N个相位依次变化的时钟信号的频率相同，相位不同，具体地，相邻的两个时钟信号之间的相位差为pi/N。

优选地，所述占空比校正电路包括N个输入端和N个输出端，所述占空比校正电路的N个输入端与所述压控振荡器的N个输出端连接，用于接收所述压控振荡器输出的N个相位依次变化的时钟信号；所述N倍频电路包括输出端和N个输入端，所述N倍频电路的N个输入端与所述占空比校正电路的N个输出端连接，用于接收所述占空比校正电路输出的N个占空比被校正后的时钟信号，所述N倍频电路的输出端作为所述频率综合器的输出端，用于输出一个N倍频的最终时钟信号作为频率综合器输出的时钟信号。将占空比校正电路设置于所述锁相环电路与所述N倍频电路之间，以确保所述锁相环电路输出的N个相位依次变化的时钟信号的占空比被校正为预设占空比，避免出现所述锁相环电路输出的N个相位依次变化的时钟信号的占空比偏离，而导致所述N倍频电路输出的N倍频的最终时钟信号的占空比波动异常，甚至所述N倍频电路输出的N倍频的最终时钟信号产生错误和时钟丢失的情况。

基于上述实施例，本发明的另一种实施例中提供了一种低功耗的频率综合器，在本实施例中所述压控振荡器采用差分结构的环形振荡器，将该环形振荡器的差分反相器的级数设置为与所述N倍频电路级数相同的N级，每一级采用双输入双输出结构，该差分结构的环形振荡器输出的N个相位依次变化的时钟信号中相邻两个时钟信号的相位差为pi/N。

优选地，所述压控振荡器还可以是但不限于采用差分结构的环形振荡器，或者非差分结构的环形振荡器等。在本发明中所述压控振荡器还可以是能够输出N个频率相同而相位不同的时钟信号的振荡器。

作为本发明的一种较优的实施例，频率综合器中锁相环电路的压控振荡器模块设计为差分结构的环形振荡器，并将所述环形振荡器的差分反相器的级数设置为4、8、16、32或64级中的其中一种，该环形振荡器输出全部可输出信号的相位依次连续变化的一般时钟信号，如相应为：4、8、16、32或64个时钟信号，且相邻的两个时钟信号的相位差对应为pi/4、pi/8、pi/16、pi/32或pi/64。同时，在本实施例提供的频率综合器中，将N倍频电路的倍频级数设置为与所述环形振荡器的差分反相器的级数相等的数值，且所述环形振荡器的输出端数量、占空比校正电路的输入端和输出端的数量都与所述环形振荡器的差分反相器的级数相等。

基于上述实施例，本发明的一种实施例中提供了一种N倍频电路，所述N倍频电路由N-1个异或逻辑门构成，所述N-1个异或逻辑门分布为n列，第1列包括N/2个异或逻辑门，第2列包括N/2^2个异或逻辑门，第3列包括N/2^3个异或逻辑门，以此类推，第n列包括N/2^n个异或逻辑门；其中，N等于2^n，n为正整数，可以理解地，第n列包括1个异或逻辑门，第n列的异或逻辑门的输出端作为该N倍频电路的输出端，以输出N倍频的最终时钟信号，每一个异或逻辑门包括两个输入端和一个输出端，输入同一个异或逻辑门的两个时钟信号的相位差为pi/2。需要说明的是，采用本实施例所提供的N倍频电路的功耗非常小，但是随着N倍频电路的倍频级数的增加，N倍频电路的功耗也成倍增加，因此，在频率综合器的实际应用中，一般将N级倍频器的倍频级数设计为较适中的数值，如：8、16或32等，但是此处的说明并不表示对本发明的N倍频电路的倍频级数进行限定，所述N倍频电路的倍频级数还可以是其它满足2的整指数倍的数值。

作为本发明的一种优选实施例，本实施例提供的频率综合器采用8倍频电路，如图3所示，所述8倍频电路由7个异或逻辑门构成，所述7个异或逻辑门分布为3列，第1列包括4个异或逻辑门，第2列包括2个异或逻辑门，第3列包括1个异或逻辑门，每一个异或逻辑门包括2个输入端和1个输出端，第1列的4个异或逻辑门的共计8个输入端作为所述8倍频电路的8个输入端，第3列的1个异或逻辑门的输出端作为所述8级倍频电路的输出端，以输出8倍频的最终时钟信号。由于本实施例中采用8倍频电路，故本实施例中将压控振荡器的级数也设置为8级，共有16个时信号，所述压控振荡器输出8个相位依次变化的时钟信号，且所述压控振荡器输出的8个相位依次变化的时钟信号的每两个相邻的时钟信号的相位差为pi/8，所述压控振荡器的8个输出端与所述占空比校正电路的8个输入端对应连接，所述占空比校正电路的8个输出端与所述8倍频电路的第1列异或逻辑门的8个输入端对应连接，使得每一个异或逻辑门输入的两个时钟信号之间相位差为pi/2。

优选地，本发明的N倍频电路可以是但不限于由多个异或逻辑门构成、多个同或逻辑门构成或者是多个异或逻辑门和多个同或逻辑门共同构成，所述N倍频电路的具体构成部件可以根据实际需求进行设计，只需实现其输出一个N倍频的最终时钟信号即可。

基于上述实施例，本发明的一种实施例提供的低功耗的频率综合器采用低功耗结构的占空比校正电路，并将该占空比校正电路的预设占空比设置为50%占空比，以使得所述占空比校正电路将压控振荡器输出的N个相位依次变化的时钟信号的占空比校正为50%。因为压控振荡器输出的N个相位依次变化的时钟信号最终需要输入N倍频电路中，如果输入N倍频电路的N个相位依次变化的时钟信号的占空比偏离50%较多时，可能会造成N倍频电路输出的时钟信号占空比波动异常的情况，严重时还可能导致N倍频电路输出的时钟信号错误丢失。

基于上述实施例，本发明的一种实施例提供的低功耗的频率综合器中采用分频数可调节的前置分频器，所述前置分频器的分频数根据用户实际需求进行调节，以使得所述频率综合器能够输出预设步长的N倍频的时钟信号，且所述前置分频器的分频数、所述预设步长、所述外部电路输入的时钟信号频率与所述频率综合器的N倍频电路的倍频级数之间满足：所述外部电路输入的时钟信号频率与所述频率综合器的N倍频电路的倍频级数的乘积与所述前置分频器的分频数的比值等于所述预设步长。

对于目前的锁相环电路而言，当压控振荡器输出的时钟信号频率为100MHz时，通常锁相环电路的整体功耗只有约100μA至200μA，但是，当压控振荡器输出的时钟信号频率达到1.6GHz时，锁相环电路的整体功耗可以达到1mA至2mA。因此，对于采用本发明的频率综合器，只需要控制压控振荡器输出的时钟信号频率为100MHz，通过结合设置于锁相环电路外的占空比校正电路和N倍频电路，就能实现在频率综合器输出的时钟信号频率达到N*100MHz的同时锁相环电路的整体功耗保持为100μA至200μA，且当N倍频电路的N等于16时，N倍频电路的功耗也仅在100μA左右，从而实现所述频率综合器低功耗输出高频的时钟信号。

基于上述实施例，本发明的一种较优的实施例中，将N倍频电路设置为16级倍频电路，将压控振荡器输出的时钟信号频率为100MHz，通过结合设置于锁相环电路外的占空比电路和16级倍频电路，就能实现频率综合器输出的时钟信号达到1.6GHz时，频率综合器的整体功耗仅为200μA-400μA，远远小于目前现有技术中锁相环电路输出1.6GHz的高频时钟信号时需要的整体功耗。

优选地，本发明将所述占空比校正电路和所述N倍频电路设置于所述锁相环电路的环路以外，可以避免在启动阶段所述N倍频电路输出的时钟信号受占空比影响较大，存在较大的不稳定性，可能会影响所述环路分频器的反馈时钟信号的输出，从而导致所述锁相环电路的环路难以启动或难以锁定的问题。因为所述锁相环电路的压控振荡器在启动阶段输出的N个相位依次变化的时钟信号会存在较大差异，从而可能会影响N倍频电路输出的N倍频的最终时钟信号的准确性，并且若将N倍频电路输出的N倍频的最终时钟信号传输至所述锁相环电路的环路分频器进行分频，则所述环路分频器的分频数需要被设计为较大的分频值，增加了所述环路分频器的复杂度，且若将N倍频电路输出的一个N倍频的最终时钟信号传输至所述锁相环电路的环路分频器进行分频，当所述N倍频电路输出的一个N倍频的最终时钟信号的准确性较差时，所述环路分频器分频后输出的反馈时钟信号准确性也相应降低，导致所述锁相环电路难以启动或难以锁定，影响频率综合器的整体工作效率。

基于上述实施例，作为本发明一种较优的实施例，将所述锁相环电路中的压控振荡电路设计为16差分反相器的环形振荡器结构，同时将N倍频电路设计为16倍频电路，如图4所示，所述16倍频电路由15个异或逻辑门构成，第1列包括8个异或逻辑门，第2列包括4个异或逻辑门，第3列包括2个异或逻辑门，第4列包括1个异或逻辑门，每一个异或逻辑门包括两个输入端和一个输出端，且每一个异或逻辑门的两个输入端接收的两个时钟信号的频率相同且相位差为90°时，该异或逻辑门能够在原来这两个时钟信号的频率的基础上实现一个2倍频的时钟信号输出，以此类推，最后一列的异或逻辑门能够在初始输入16倍频电路的时钟信号的频率的基础上实现一个16倍频的时钟信号输出。

所述16级差分反相器的环形振荡器的每一个周期共有32个相位的时钟信号，相邻的两个时钟信号的相位差为pi/16，选取所述32个相位的时钟信号其中的前半个周期的时钟信号，即其中前16个相位的时钟信号，传输至所述占空比校正电路进行占空比校正处理，使得这16个相位的时钟信号的占空比被校正为50%，再将所述占空比校正电路对应输出的16个占空比校正后的时钟信号输入所述16级倍频电路，需要说明的是，所述占空比校正电路输出的16个占空比校正后的时钟信号按照相位顺序输入所述16倍频电路，以使得所述16倍频电路中每一个异或逻辑门接收的两个时钟信号频率相同且相位差为90°，最终所述16倍频电路输出一个16倍频的最终时钟信号作为所述频率综合器的整体输出，达到低功耗的高频时钟信号输出的目的。

显然，上述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，各个实施例之间的技术方案可以相互结合。在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。在本发明所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述电路的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施方式对各种可能的组合方式不再另行说明。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。