极坐标发射器的数字功率放大器能效最大化系统和方法
阅读说明：本技术 极坐标发射器的数字功率放大器能效最大化系统和方法 (Digital power amplifier energy efficiency maximization system and method for polar coordinate transmitter ) 是由 潘俊 徐阳 于 2019-12-18 设计创作，主要内容包括：一种极坐标发射器包括数字功率放大单元,该数字功率放大单元包括第一电路和放大电路。所述第一电路用于接收相位调制载波信号,并用于以PMOS控制信号和NMOS控制信号具有不同占空比的方式来生成该PMOS控制信号和NMOS控制信号。所述放大电路用于以PMOS晶体管接收所述PMOS控制信号,并且以NMOS晶体管接收所述NMOS控制信号。所述第一电路用于以所述放大电路的NMOS晶体管和PMOS晶体管同时导电的时间最大程度减小的方式,将所述PMOS控制信号和NMOS控制信号彼此对齐。所述放大电路用于响应于所述PMOS和NMOS控制信号生成放大调制载波信号。(A polar transmitter includes a digital power amplification unit including a first circuit and an amplification circuit. The first circuit is configured to receive a phase modulated carrier signal and to generate a PMOS control signal and an NMOS control signal in such a way that the PMOS control signal and the NMOS control signal have different duty cycles. The amplifying circuit is used for receiving the PMOS control signal by a PMOS transistor and receiving the NMOS control signal by an NMOS transistor. The first circuit is configured to align the PMOS control signal and the NMOS control signal with each other in such a manner that a time during which the NMOS transistor and the PMOS transistor of the amplifying circuit are simultaneously conductive is minimized. The amplification circuit is configured to generate an amplified modulated carrier signal in response to the PMOS and NMOS control signals.)
具体实施方式
在附图中的适当之处，以常规符号表示装置和方法的部件，其仅示出了与本发明实施方式的理解有关的具体细节，以避免对受益于本说明书描述的本领域技术人员而言极其显而易见的细节给本发明的理解造成困难。
在以下具体描述之前，需要注意的是，各附图中所绘出且文中结合各附图所描述的实物、连接方式、设置方式等出于例示目的，并不在于构成限制。因此，与特定附图的“绘制”内容相关的任何及所有陈述或其他指示，与特定要素或实物在特定附图中的“存在形式”或“所含内容”相关的任何及所有陈述或其他指示，以及可能在脱离上下文语境的状况下孤立地理解为绝对意涵并因而构成限制的任何及所有类似陈述，可能需要仅以适宜的方式理解为紧随于“在至少一种实施方式，……”等积极意义的文句之后。出于行文的简洁和清楚起见，这一暗含的前导文句不再在附图的具体说明中反复赘述。
图1为根据一些实施方式的例示极坐标转换和极坐标传输系统100的框图。信号源102用于生成待传输信号的同相(I)值和正交(Q)值。信号源102可以为本领域技术人员已知的任何I值和Q值产生源，如以相移键控法(PSK)或正交幅度调制法(QAM)调制的信号等频率调制或相位调制射频信号的编码器。在本发明使用的术语当中，“相位调制信号”包括相位调制(如二进制相移键控(BPSK)、正交相移键控(QPSK)、8级相移键控(8-PSK)或16级相移键控(16-PSK))信号，以及相位和幅度同时调制的信号(如16级正交幅度调制(16-QAM)，64级正交幅度调制(64-QAM)或256级正交幅度调制(256-QAM)，或者正交频分复用(OFDM)信号等此类信号的多载波组合形式)；“频率调制信号”包括二进制频移键控(BFSK)信号、多频移键控(MFSK)信号、最小频移键控(MSK)信号等频移键控(FSK)信号以及其他频率调制信号。
信号源102的同相和正交信号提供给坐标旋转数字计算(CORDIC)逻辑电路104。CORDIC逻辑电路104将笛卡尔架构下的I信号和Q信号转换为包括数字幅度信号和相位信号的相应的极坐标信号。幅度信号Ain和相位信号经极坐标信号输入端106提供给极坐标发射器110。极坐标发射器110生成与极坐标信号相应的相位及幅度调制射频(RF)输出信号，并将该信号通过天线108发射。在一些实施方式中，射频信号(本文也称调制载波信号)的频率范围为2412MHz～2484MHz，但极坐标发射器110的用途不限于这一频率范围。根据本文所公开实施方式当中的一些实施方式的极坐标发射器和/或收发器一般可用于任何合适的频率。一些具体频段和频率范围包括LTE(4G)(如700MHz～6GHz)和5G(如600MHz～6GHz，24～86GHz)频段，以及LTE、GSM、WiMax及WiFi 802.11等标准的适用频段(如2.4GHz、5GHz、900MHz)，但是应该理解的是，根据具体实现方式，可以使用任何频率。
根据本文所述的一些实施方式，极坐标发射器110包括功率放大电路(图1未示出)。
在一些实施方式中，极坐标发射器110的输出功率可变，且受功率控制模块112的控制。在一些实施方式中，功率控制模块112可实施为控制电路。针对不同的传输模式，可以选择不同的功率水平。在一些实施方式中，功率水平的控制通过调节提供给极坐标发射器110(以及例如提供给极坐标发射器110的功率放大电路(未图示))的漏极电压VDD的方式实现。在一些实施方式中，极坐标发射器110可包括功率控制模块112。
在一些实施方式中，例示极坐标转换和极坐标传输系统100可包括数字预失真电路(图1未示出，但例如设置于CORDIC逻辑电路104和极坐标发射器110之间)，该电路可用于对CORDIC逻辑电路104输出的幅度信号Ain和相位信号进行预失真处理，并通过该处理，从输入信号中生成预失真极坐标信号，尤其预失真幅度值Apd和相位值这些值可进一步提供给极坐标发射器110。预失真相位值可通过回绕处理而使得其值处于相位0和2π之间(或者在一些实施方式中，处于-π～+π或其他区间)。在一些实施方式中，如图1所示，极坐标接收器(图1未示出)可例如通过耦合器114感测极坐标发射器发出的信号。可用于图1例示极坐标转换和极坐标传输系统100的各种数字预失真电路实例和实现形式(以及作为此类例示电路的一部分或与此类例示电路结合使用的各种极坐标接收器实例和实现形式)的进一步详细描述例如见专利号为10,148,230，授权公告日为2018年12月4日，名称为“极坐标发射器的自适应式数字预失真”的美国专利，该文全部内容援引于此。在进一步的其他实施方式中，极坐标发射器可包括如申请号为16/125,510，申请日为2018年9月7日，名称为“振荡器的频率控制码字线性化”的美国专利申请中描述的线性化电路，该文全部内容援引于此。
在一些实施方式中，CORDIC逻辑电路104可包括信号相位发生器和信号包络发生器(图1未示出)。根据一些实施方式，CORDIC逻辑电路104从信号源102接收基带同相(I)信号和正交(Q)信号，信号相位发生器用于处理这些I信号和Q信号，并通过直角坐标至极坐标转换生成相位信号在一些实施方式中，信号相位发生器为CORDIC计算器。根据一些实施方式，信号包络发生器用于处理CORDIC逻辑电路104接收的I信号和Q信号，并通过直角坐标至极坐标转换生成包络信号，例如图1幅度信号Ain。包络信号可对应于所需信息调制发射信号的包络，如CORDIC逻辑电路接收的I信号和Q信号的幅度形成的包络。包络信号可例如本质为数字信号，且用于控制极坐标发射器100内的数字开关放大器(直接控制，或者，在一些实施方式中，例如转换为可用于将各放大单元选择性地连入或断开的幅度码字)，或者也可为模拟信号，且用于控制极坐标发射器100内放大器的模拟功率控制输入端。此外，也可先将数字包络信号转换为模拟信号，然后将其施加至模拟功率控制输入端。
图2为根据一些实施方式的例示极坐标发射器200框图。极坐标发射器200为图1极坐标发射器110的一种例示实现方式。
在图2示例中，极坐标发射器200接收图1CORDIC逻辑电路104输出的幅度信号Ain和相位信号在该例中，相位信号由相位注入电路202注入至内含数控振荡器(DCO)204的锁相环中。相位注入电路202将DCO输出信号的相位与相位信号表示的相位相比较，并通过控制DCO而使得DCO输出信号的相位与相位信号的相位更加匹配。随后，DCO 204生成的振荡信号作为DCO的输出信号由功率放大电路206放大，其中，功率放大电路206的增益由数字幅度信号Ain控制。功率放大电路206的射频输出信号提供给天线(如天线108)，以供发射。
在一些实施方式中，例如如图3所示，作为控制功率放大器的幅度码字信号的一例，数字幅度信号Ain可例如转换成温度计码。
在一些实施方式中，极坐标发射器200可接收预失真形式的幅度信号Ain和相位信号(如以上结合图1所述的预失真幅度和相位信号Apd和)。在一些实施方式中，极坐标发射器200的输出信号可进一步由耦合器(如图1耦合器114)采样，以供自适应式预失真电路(例如包括极坐标接收器)所用。
在一些实施方式中，图1极坐标发射器110可进一步简化。在极坐标发射器的另一例中，可以以差分器处理输入相位信号后，将差分器输出信号施加至DCO(如DCO 204)。DCO的输出信号可先施加至环路滤波器，然后反馈而回，并在DCO的输入端与差分器的输出信号相组合。所得DCO输出信号可施加至放大器(如图2功率放大电路206)，以生成放大发射信号(如在幅度信号Ain控制下)。
图3为根据一些实施方式的另一例示极坐标发射器300框图。极坐标发射器300(使用图3示例中的锁相环)为图2极坐标发射器200的一种例示实现方式。
在图3所示极坐标发射器300示例中，数字压控振荡器304向分频器310提供振荡信号，该分频器以分频因子N对振荡器304的振荡信号频率进行分频，以生成分频信号。在一些实施方式中，分频器310为分频因子N由分频控制逻辑312控制的可变式分频器。在一些实施方式中，可例如通过将2/3分频段级联成链而实现多模分频器(MMD)。
参考时钟308用于提供循环参考信号。时间数字转换器(TDC)314用于通过将分频信号的相位与循环参考信号的相位相比较来生成测量相位信号。时间数字转换器314的工作原理例如为对循环参考信号的上升沿与分频信号的上升沿之间的经过时间进行测量。
减法逻辑316用于生成表示TDC 314所测相位与数字相位信号之差的误差信号。减法逻辑316生成的误差信号由环路滤波器318滤波，以生成滤波误差信号，所述环路滤波器可以为数字比例积分(PI)滤波器。在一些实施方式中，差分器326生成相位信号的差分信号后，由加法器320将该差分信号注入环路中。为了避免差分信号中出现大的尖峰(例如，当相位信号从-π附近变动至+π附近或者从0附近变动至+2π附近时发生)，可在差分操作之前，以解绕逻辑324对相位信号进行解绕处理。锁相环(如图3例示极坐标发射器300中使用的锁相环)操作的进一步详细描述见专利号为9,391,625，授权公告日为2016年7月12日，申请日为2015年3月24日，名称为“带数字锁相环双点注入功能的宽带直接调制”的美国专利，该文全部内容援引于此。在进一步的实施方式中，数字振荡器可采用更高的工作频率，并通过分频减小放大器导致的振荡器牵引效应。
数控振荡器304的输出信号由功率放大电路306放大，在图3示例中，该功率放大电路包括多个功率放大单元328a，328b，328c……。在一些实施方式中，功率放大电路的上游可设置相位树多路复用器(图3中未示出)，以为功率放大电路306选择输入信号相位。其中，通过连入一定数目(该数目可变)个功率放大单元，放大数控振荡器304的信号，从而实现对功率放大电路306输出信号幅度的控制。具体而言，极坐标发射器300的射频输出信号幅度基本上与该信号放大时所连入的放大单元数目成正比。其中，输出信号幅度可例如因非线性失真效应等原因而偏离严格的比例关系。在一些实施方式中，可例如通过上述自适应式预失真电路缓解非线性失真效应。为了实现所需的幅度，由二进制码至温度计码解码器330接收数字幅度信号Ain，并将该数字信号转换为将所选功率放大单元连入和断开的温度计码。此外，为了解决不同幅度和相位传输路径的时间延迟量不同的问题，还可设置用于信号对齐的幅度/相位对齐逻辑332。
为了便于说明，图3示为以温度计码选择性地将各个功率放大单元连入和断开。在一些实施方式中，各个功率放大单元分别单独接收温度计码的相应比特，而且各个功率放大单元的任何选择性连入或断开操作均在相应功率放大单元(如功率放大单元328a，328b，328c……)内部单独实现，而非如图3所示通过外部开关实现。
图3所示功率放大电路306为根据一些实施方式的简化示例(例如，图中所示多个放大单元的输出信号例如组合为单个信号)。以下，结合图4等附图，进一步详细描述根据一些实施方式的例示功率放大电路(例如，具有一个或多个由多个单元组成的单元组，以及/或者与各个单元组对应的一个或多个输出信号)操作。
在一些实施方式中，提供给功率放大电路306内放大单元328a，328b，328c……的电压VDD由功率控制模块334(在图3中示为与可编程电压源336一道构成极坐标发射器300的一部分)控制。针对不同的传输模式，可以选择不同的漏极电压VDD。功率控制模块334为图1功率控制模块112的一种例示实现方式。在一些实施方式中，功率控制模块334可实施为控制电路。在图3示例中，功率控制电路334对可编程电压源336的输出电压进行数字控制，而该输出电压为放大单元328a，328b，328c……提供漏极电压VDD。功率放大电路306的输出信号与天线(如图1天线108)相连，以供发射。
在一些实施方式中，极坐标发射器300可接收预失真形式的幅度信号Ain和相位信号(如以上结合图1所述的预失真幅度和相位信号Apd和)。在一些实施方式中，极坐标发射器300的输出信号可进一步由耦合器(如图1耦合器114)采样，以供自适应式预失真电路(例如包括极坐标接收器)所用。
图4为根据一些实施方式具有两个放大单元组402，404的数字功率放大器(DPA)400框图。根据一些实施方式，DPA 400例如为图2功率放大电路206或图3功率放大电路306的一种例示实现方式。
DPA 400包括由n个放大单元(如数字功率放大(DPA)单元或DPA“处理级”)DPAa1406a1，DPAa2 406a2，……，DPAan 406an组成的第一组402(图4左手一侧)。DPA 400还包括由n个其他放大单元(如DPA单元)DPAb1 408b1，DPAb2 408b2，……，DPAbn 408bn组成的第二组404(图4右手一侧)。每一由n个放大单元组成的单元组402，404可例如包括数百乃至数千个放大单元。在一些实施方式中，放大单元的数目n可以为1000以上。
在一些实施方式中，单元组402的n个放大单元406以及单元组404的n个放大单元408全部设计为以基本相同的方式处理相同信号。当然，在任何给定的时间点，无论是否采用完全相同的构造，一般而言，各放大单元接收的一个或多个信号可与其他放大单元不同。当然，在其他实现形式中，放大单元的设计可根据具体用途相应改变。
应该注意的是，以下结合图5至图9D，对根据一些实施方式的DPA单元(如放大单元406，408)例示实现方式的操作进一步详细描述。
再次参考图4，所标虚线表示各对相互对应的放大单元，其中，对于第一组402中的每一放大单元，第二组404中均有一个与其对应的放大单元，从而使得DPA 400具有n对放大单元：DPAa1 406a1与DPAb1 408b1(第一对)；DPAa2 406a2和DPAb2 408b2(第二对)；……；DPAan406an和DPAbn 408bn(第n对)。
在一些实施方式中，一对相互对应的放大单元中的每一放大单元可例如称为“半单元”，两个对应的“半单元”形成一个“单元”。然而，为了便于说明，本文不采用这一命名方式，而是将每一放大单元单独视为一个“单元”，如此两个相互对应的单元构成“一对单元”。
DPA 400的第一组402包括多个DPA单元406，而DPA 400的第二组404包括多个其他DPA单元408。这些DPA单元406，408全部用于接收一个或多个DPA控制信号。
如图4所示，每一个DPA单元406，408可接收若干个DPA控制信号，如幅度码字(ACW)信号的比特，使能信号(DPAON)(该使能信号例如针对整个DPA 400)以及相位调制载波信号(PH)。在一些实施方式中，这些信号可针对特定的放大单元，或针对特定的放大单元组。在一些实施方式中，特定DPA单元406，408可接收这些类型的DPA控制信号当中的每种类型的多于一个的信号。例如，在一些实施方式中，可向每一个DPA单元406，408提供这些类型的DPA控制信号当中的每种类型的两个具有不同电压范围的信号。DPA控制信号的不同电压范围可通过DPA 400上游的电平偏移电路(图4中未示出)实现。
在图4的例示DPA 400中，由n个DPA单元组成的第一组402中的n个DPA单元406(DPAa1 406a1，DPAa2 406a2，……，DPAan 406an)当中的每一个均用于接收相位调制载波信号PHa。类似地，在图4的例示DPA 400中，由n个DPA单元组成的第二组404中的n个其他DPA单元408(DPAb1 408b1，DPAb2 408b2，……，DPAbn 408bn)当中的每一个均可用于接收相位调制载波信号PHb。在一些实施方式中，例如取决于具体的发射器和放大器设计，相位调制载波信号PHa，PHb可以为彼此相关的信号，例如彼此为相同信号，或者例如彼此互为对方的滞后形式或超前形式。根据一些实施方式，相位调制载波信号PHa和PHb的相位相差180度，但在其他方面基本完全相同。在一些实施方式中，相位调制载波信号PHa和PHb当中的一者或两者可以为例如如图2和图3所示初始数字相位信号处理后由图2中数控振荡器(DCO)204或图3中DCO 304选择的相位树多路复用器输出信号。在一些实施方式中，相位调制载波信号可以为具有2.4吉赫(GHz)等频率的高频信号，但是也可使用其他频率。
在一些实施方式中，DPA 400的第一组402的多个DPA单元406可用于接收相位调制载波信号，如PHa。在一些实施方式中，DPA 400的第二组404的多个其他DPA单元408可用于接收另一相位调制载波信号，如PHb，其中，两个相位调制载波信号的相位相差180度。
在图4例示DPA 400中，每一个DPA单元406，408用于接收使能信号DPAON。在一些实施方式中，使能信号DPAON用于将每一个DPA单元406，408接通或关断，从而将整个DPA 400接通或关断。例如，含每一个DPA单元406，408以及整个DPA 400的电路设计为通过接收使能信号DPAON而将DPA 400关断或接通。在一些实施方式中，图1极坐标发射器110可与极坐标接收器(未图示)共享资源(如片上收发器资源)，而且极坐标收发器系统可设计为在极坐标发射器110的发射过程中减少功耗以及极坐标接收器对系统资源的使用(例如，通过关断极坐标接收器)。类似地，极坐标收发器系统可设计为在极坐标接收器的接收过程中减少功耗以及极坐标发射器110对系统资源的使用(例如，通过关断极坐标发射器110)。在一些实施方式中，使能信号(如使能信号DPAON)可用于例如在DPA 400未处于使用状态时，快速且高效地将DPA 400“关断”，并在当意图以DPA 400放大发射信号时，将DPA 400“接通”。
在一些设有极坐标发射器和极坐标接收器的实施方式中，DPA(如DPA 400)的使能信号DPAON用于(a)当极坐标发射器处于发射工作状态时，启动整个DPA(例如，将整个DPA接通)；并用于(b)在当极坐标接收器处于接收工作状态时，将整个DPA关断。在一些实施方式中，DPA(如整个DPA)的启动可相当于使DPA能够作为发射器工作，而且即使在DPA启动(如接通)后，各种DPA控制信号(如ACW信号)仍可选择性地分别将DPA内的各个DPA单元连入或断开(如DPA单元406，408)。
在图4例示DPA 400中，所述多个DPA单元406，408中的每一个DPA单元均用于接收幅度码字(ACW)信号。在一些实施方式中，该ACW信号用于例如通过选择性地连入所述多个DPA单元406，408当中的各DPA单元来设置DPA 400的增益。
在一些实施方式中，ACW信号(例如由图3二进制码至温度计码解码器330等解码器生成)用作温度计码，该温度计码由分别用于单独连入或断开各个被选DPA单元的n个独立的相应比特组成。在一些实施方式中，某个DPA单元的选择性连入例如实际上确定了该DPA单元是否参与调制载波信号的放大，其中，举例而言，连入的DPA单元参与放大，而断开的DPA单元不参与(或者，至少对组合放大调制载波信号无贡献)。在图4例示DPA 400中，ACW信号的温度计码例如通过单元406，408的内部电路将各个DPA单元406，408选择性地连入和断开。在其他实施方式中，也可使用针对功率放大电路306的放大单元328a，328b，328c……的外部开关(如图3所示外部开关)。在图4所示例示DPA 400中，n比特ACW信号的ACW信号比特ACW1，ACW2，……，ACWn分别施加至第一组402中的n个相应DPA单元406(DPAa1 406a1，DPAa2406a2，……，DPAan 406an)上。在例示DPA 400中，n比特ACW信号的ACW信号比特ACW1，ACW2，……，ACWn还分别施加至第二组404中的n个相应DPA单元408(DPAb1 408b1，DPAb2408b2，……，DPAbn 408bn)。在一些实施方式中，该n比特ACW信号还可按图4所示方式施加至每一个单元组，但是还可使用除此之外的其他设计。在一些实施方式中，所述n比特ACW信号可从数字幅度信号Ain获得(例如通过图3解码器330等解码器获得)。
在图4例示DPA 400中，所述多个DPA单元406，408中的每一个DPA单元具有相应输出端，并分别用于在相应输出端生成放大调制载波信号。在图4例示DPA 400中，由n个DPA单元组成的第一组402中的n个DPA单元406(DPAa1 406a1，DPAa2 406a2，……，DPAan 406an)当中的每一个均分别具有相应的输出端410a1，410a2，……，410an，各个DPA单元用于在相应的输出端上分别生成相应的放大调制载波信号VOUTa1，VOUTa2，……，VOUTan。在图4例示DPA 400中，由n个DPA单元组成的第二组404中的n个其他DPA单元408(DPAb1 408b1，DPAb2408b2，……，DPAbn 408bn)当中的每一个均分别具有相应的输出端412a1，412a2，……，412an，各个DPA单元用于在相应的输出端上分别生成相应的放大调制载波信号VOUTb1，VOUTb2，……，VOUTbn。
在一些实施方式中，如上所述，单元组402，404中的多个DPA单元406，408用于分别接收ACW信号的相应比特，即ACW信号比特(如ACW1，ACW2，……，ACWn)，以选择性地连入所述多个DPA单元406，408当中的部分DPA单元(或者说，部分DPA单元对)。在一些实施方式中，所述多个DPA单元406中选择性连入的部分DPA单元用于向图中示于巴伦414的电感器416的正(+)输入端处的组合放大调制载波信号VOUTa贡献自身的作用。在一些实施方式中，所述多个DPA单元408中选择性连入的部分DPA单元用于向图中示于巴伦414的电感器的负(-)输入端处的(如对应)组合放大调制载波信号VOUTb贡献自身的作用。
在图4例中，巴伦414包括用于将DPA 400的输出信号VOUTa和VOUTb作为其自身输入信号接收的初级线圈电感器416，以及次级线圈电感器418。电感器418可具有能够通过开关420切换至接地的可切换路径。在一些实施方式中，开关420可由PMOS晶体管等MOSFET实现。电感器418与天线422连接。在一些实施方式中，电感器418可具有设于电感器418和天线422之间的信号去谐滤波器。在一些实施方式中，信号去谐滤波器424可以为设于电感器418与接地点之间的“H3滤波器”，或称“三阶去谐滤波器”。在一些实施方式中，信号去谐滤波器426可以为设于电感器418与天线422之间的“H2滤波器”，或称“二阶去谐滤波器”。在一些实施方式中，信号去谐滤波器424可由串联的电容器和电感器实现，而且信号去谐滤波器426可例如由串联的电容器和电感器另行实现。在一些实施方式中，H2滤波器和H3滤波器旨在减少巴伦414输出信号中的二阶谐波(以及可能存在的其他更高偶数阶的谐波)以及三阶谐波(以及可能存在的其他更高的奇数阶谐波)。
在一些实施方式中，组合放大调制载波信号VOUTa为所有放大调制载波信号VOUTa1，VOUTa2，……，VOUTan之和。在一些实施方式中，(如对应)组合放大调制载波信号VOUTb为所有放大调制载波信号VOUTb1，VOUTb2，……，VOUTbn之和。在一些实施方式中，对组合放大调制载波信号VOUTa，VOUTb的幅度做出有意义贡献的放大调制载波信号为选择性连入的部分DPA单元，例如由所接收的相应ACW信号比特连入的DPA单元的放大调制载波信号。断开DPA单元(或DPA单元对)例如可对相应组合放大调制载波信号VOUTa，VOUTb的信号幅度无贡献。
在一些实施方式中，在图4例示DPA 400中，组合放大调制载波信号VOUTa的相位由相位调制载波信号PHa确定，而且幅度由单元组402的所述多个DPA单元406当中选择性连入的部分DPA单元的大小决定。在一些实施方式中，在图4例示DPA 400中，组合放大调制载波信号VOUTb的相位由相位调制载波信号PHb确定，而且幅度由单元组404的所述多个DPA单元408当中选择性连入的部分DPA单元的大小决定。
在一些实施方式中，当特定DPA单元406，408连入且输出调制信号信息时，所述多个DPA单元406生成的每一个放大调制载波信号VOUTa1，VOUTa2，……，VOUTan以及所述多个DPA单元408生成的每一个其他放大调制载波信号VOUTb1，VOUTb2，……，VOUTbn的占空比大约为50％。
在一些实施方式中，每一组合放大调制载波信号VOUTa和VOUTb的占空比大约为50％。在一些实施方式中，DPA 400各单元组402，404的组合放大调制载波信号VOUTa和VOUTb的相位彼此相差180度，但在其他方面基本完全相同。
在一些实施方式中，DPA 400的第一组402的多个DPA单元406可用于生成组合放大调制载波信号，如VOUTa。在一些实施方式中，DPA 400的第二组404的多个其他DPA单元408可用于生成另一组合放大调制载波信号，如VOUTb。在一些实施方式中，组合放大调制载波信号的相位由相位调制载波信号(如所述多个DPA单元406接收的PHa)确定。在一些实施方式中，另一组合放大调制载波信号VOUTb的对应相位由另一相位调制载波信号(如所述多个其他DPA单元408接收的PHb)确定。在一些实施方式中，该另一组合放大调制载波信号与所述组合放大调制载波信号的相位相差180度。在一些实施方式中，每一个组合放大调制载波信号(如VOUTa，VOUTb)例如在当所述多个单元406，408当中的特定DPA单元连入且输出调制信号信息时，具有50％的占空比。
在一些实施方式中，例示极坐标发射器包括与DPA(如图4DPA 400)相连的巴伦(如图4的巴伦414)。在一些实施方式中，该巴伦可包括电感性负载(如巴伦414的电感器416)。电感性负载可例如用于接收并提供得自(a)所述多个DPA单元406的组合放大调制载波信号(如VOUTa)以及(b)所述多个其他DPA单元408的另一组合放大调制载波信号(如VOUTb)的输出差分放大调制载波信号。
再次回到图4中虚线框标示的DPA 400各对相互对应的放大单元(DPAa1 406a1和DPAb1 408b1(第一对)，DPAa2 406a2和DPAb2 408b2(第二对)，……，DPAan 406an和DPAbn408bn(第n对))的概念当中，在一些实施方式中，特定的放大单元对可用于以双轨并行的方式操作以及处理信号。作为根据一些实施方式的一种采用例示放大单元对和例示输入信号配置的非限制性说明实施例，以第n对DPA单元DPAan 406an和DPAbn 408bn为例，此两DPA单元当中的每一者均可实施为完全相同的单元且可构造为按照基本相同的方式处理相同信号。在该例中，DPA单元DPAan 406an接收相位调制载波信号PHa，而DPA单元DPAbn 408bn接收相位调制载波信号PHb。PHb例如与PHa相位相差180度，但其他方面基本完全相同。在一些实施方式中，第n对单元DPAan 406an和DPAbn 408bn配置为一同接通或关断，一同启用或禁用，而且一同选择性地连入或断开，以最终对相应的组合幅度调制载波信号贡献自身的作用。相应地，进一步根据该例，DPAan 406an和DPAbn 408bn当中的每一者均接收相同的使能信号DPAON，而且第n对单元中的每一个单元均配置为与其配对的对应单元一同由使能信号DPAON启用或禁用(如关断)。进一步根据该例，第n对单元DPAan 406an和DPAbn 408bn接收n比特ACW信号的相同ACW信号比特ACWn，从而使得第n对单元中的每一个单元均配置为与其配对的对应单元一同由ACW信号比特ACWn选择性地连入或断开。最后，进一步根据该例，当第n对单元由ACW信号比特ACWn选择性连入时，第n对单元中的各单元均配置为在相应的输出端410an，412bn分别向组合放大调制载波信号VOUTa，VOUTb(根据该例，此两信号例如相位彼此相差180度，但在其他方面大致完全相同，而且占空比为50％)分别贡献放大调制载波信号VOUTan，VOUTbn(此两信号例如相位彼此相差180度，但在其他方面大致完全相同，而且占空比为50％)。
图5为根据一些实施方式的例示放大单元500框图。放大单元500可以为数字功率放大单元500。根据一些实施方式，DPA单元500例如为图4所示多个DPA单元406，408当中的某个DPA单元的一种例示实现方式。根据一些实施方式，DPA单元500例如为图2所示功率放大电路206或图3所示功率放大电路306中的一个或多个DPA单元的一种例示实现方式。根据图5所示示例，DPA单元500包括第一电路502，放大电路504，以及设于放大电路504及DPA单元500的输出端510的负载电容器512。负载电容器512既可设于DPA单元500内部(如图5所示)，也可设于其外部。虽然负载电容器512在图5中示为设于DPA单元500内部，但是在一些实施方式中，负载电容器512(以及任何其他关联负载电路，如一个或多个其他电容器、一个或多个电感器等)也可设于DPA单元500外部。根据该例，第一电路502包括逻辑电路506和驱动电路508。
如图5所示，例示DPA单元500可接收DPA控制信号，如ACW信号的比特、使能信号DPAON以及相位调制载波信号PH。在一些实施方式中，该例示DPA单元500可接收这些类型的DPA控制信号当中的每种类型的多于一个的信号。例如，在一些实施方式中，可向例示DPA单元500提供这些类型的DPA控制信号当中的每种类型的两个具有不同电压范围的信号。DPA控制信号(如ACW，DPAON及PH)的不同电压范围可通过设于例示DPA单元500上游的电平偏移电路(图5中未示出)实现。
在一些实施方式中，DPA单元500(以及，例如，第一电路502(例如包括逻辑电路506和驱动电路508)和放大电路504当中的每一者)接收电源电压VDD(如3伏特(V))、VSS(如0V)以及VDD/2(如1.5V)。在一些实施方式中，DPA控制信号的电压范围和信号电平可例如受DPA单元500、第一电路506及放大电路504的电路设计以及可供DPA单元500所用的本地电源电压值等因素的影响。举例而言，在一些实施方式中，DPA单元500可用于接收分别具有相应不同电压的各对DPA控制信号，所述电压的范围例如为VDD～VDD/2(如3V～1.5V)以及VDD/2～VSS(如1.5V～0V)。
在一些实施方式中，DPA单元500(以及，例如，尤其第一电路502的逻辑电路506)可用于接收一对相位调制载波信号PHP，PHN，一对使能信号DPAON_P，DPAON_N以及一对ACW信号ACWP，ACWN(例如为表示ACW信号中“比特”的信号，其中，“比特”与DPA单元500相对应)。所述各对DPA控制信号为分别与针对图4具体给定DPA单元406，408的ACW信号比特ACW1，ACW2，……，ACWn、使能信号DPAON及相位调制载波信号PHa，PHb对应的例示实现方式。
根据图5例示DPA单元500，逻辑电路506(因此，以及第一电路502)可用于接收DPA控制信号PHP，PHN，DPAON_P，DPAON_N，ACWP，ACWN。图7所示为根据一些实施方式一种逻辑电路506例示实现方式，以下对其进行详细描述。图9A所示为相位调制载波信号PHP，PHN的一些例示仿真信号波形，以下对其进行详细描述。第一电路502的逻辑电路506可用于生成第一逻辑信号LoutP和第二逻辑信号LoutN。图9B所示为逻辑信号LoutP和LoutN的一些例示仿真信号波形，以下对其进行详细描述。第一电路502的驱动电路508可用于接收第一和第二逻辑信号LoutP和LoutN。图8所示为根据一些实施方式的一种驱动电路508例示实现方式，以下对其进行详细描述。驱动电路508(因此，以及第一电路502)可用于生成PMOS控制信号PControl和NMOS控制信号NControl。图9C所示为PMOS和NMOS控制信号PControl，NControl的一些例示仿真信号波形，以下对其进行详细描述。放大电路502可用于从第一电路502接收PMOS控制信号PControl和NMOS控制信号NControl，并可进一步用于在输出端510生成放大调制载波信号DPAVOut。图6所示为根据一些实施方式的一种放大电路504例示实现方式，以下对其进行详细描述。图9D所示为放大调制载波信号DPAVOut的一种例示仿真信号波形，以下对其进行详细描述。
在一些实施方式中，DPA单元500可用于接收第一相位调制载波信号PHP和第二相位调制载波信号PHN。第一电路502的逻辑电路506可用于接收信号PHP，PHN。在一些实施方式中，相位调制载波信号PHP和PHN可以为例如如图2和图3所示初始数字相位信号处理后由图2中数控振荡器(DCO)204或图3中DCO 304选择的相位树多路复用器输出信号。
在一些实施方式中，例如取决于DPA单元500的逻辑电路506和其他电路的具体设计，相位调制载波信号PHP和PHN具有不同电压范围，但在其他方面可完全相同。在一些实施方式中，相位调制载波信号PHP，PHN含有与待由DPA单元500放大的信号的相位相关的调制信息。
在一些实施方式中，DPA单元500可用于接收第一使能信号DPAON_P和第二使能信号DPAON_N。第一电路502的逻辑电路506可用于接收使能信号DPAON_P和DPAON_N。在一些实施方式中，例如取决于逻辑电路506的具体设计，使能信号DPAON_P和DPAON_N用于接通或关断DPA单元500。
在一些实施方式中，使能信号DPAON_P和DPAON_N具有不同的电压范围，但这些使能信号可彼此互为对方的反相形式。
在一些实施方式中，DPA单元500可用于接收第一ACW信号ACWP和第二ACW信号ACWN(例如为表示ACW信号中“比特”的信号，其中，“比特”与DPA单元500相对应)。第一电路502的逻辑电路506可用于接收ACW信号ACWP和ACWN。在一些实施方式中，例如取决于逻辑电路506的具体设计，ACW信号ACWP和ACWN用于例如通过选择性连入或选择性断开特定的DPA单元500而对DPA(如DPA 400)增益的设置有所贡献。作为由n个分别用于单独接通或关断各所选DPA单元的比特组成的温度计码(n比特ACW信号)一部分的ACW信号“比特”已经于上文中结合图4进行了详细描述。
在一些实施方式中，ACW信号ACWP和ACWN为得自(n比特ACW信号中)用于选择性连入或断开DPA单元500的相同信号“比特”的不同形式。在一些实施方式中，ACW信号ACWP和ACWN具有不同电压范围，但在其他方面可完全相同。
在图5例示DPA单元500中，DPA单元500用于在该DPA单元500的输出端510生成放大调制载波信号DPAVOut。该放大调制载波信号DPAVOut为与根据图4例示DPA 400的(由n个DPA单元组成的第一组402的)放大调制载波信号VOUTa1，VOUTa2，……，VOUTan以及(由n个DPA单元组成的第二组404的)VOUTb1，VOUTb2，……，VOUTbn相对应的一种例示实现方式。
在一些实施方式中，假设DPA单元500由第一和第二使能信号DPAON_P和DPAON_N启用，则DPA单元500可由ACW信号的比特(例如在DPA单元500中由一对ACW信号ACWP和ACWN表示)选择性地连入，并用于例如向组合放大调制载波信号(如图4中的VOUTa或VOUTb)贡献调制载波信号DPAVOut。
图6所示为根据一些实施方式的数字功率放大单元(如DPA单元500)的例示放大电路600。根据一些实施方式，放大电路600例如为采用金属氧化物半导体场效应晶体管(“MOSFET”，p型及n型)的图5(第一电路502的)放大电路504的一种例示实现方式。该p型和n型MOSFET可用于例如如图6至图8所示的数字互补金属氧化物半导体(CMOS)逻辑电路。当然，也可采用其他MOSFET构造，以及其他晶体管和电路元件。
根据图6示例，放大电路600包括：PMOSFET晶体管(“PMOS晶体管”，“PMOSFET”，“PMOS”)602，用于以该PMOS晶体管602的栅极输入端接收控制信号PControl；以及NMOSFET晶体管(“NMOS晶体管”，“NMOSFET”，“NMOS”)604，用于以该NMOS晶体管604的栅极输入端接收控制信号NControl。在图6示例中，放大电路600进一步包括第二PMOS晶体管606和第二NMOS晶体管608。第二PMOS晶体管606和第二NMOS晶体管608的栅极上施加中点电源电压(如VDD和VSS之间的中点电源电压)VDD/2。放大电路600的输出端610(如与图5放大电路500的输出端510类似)可连接负载电容器612(为图5负载电容器512的一例)。虽然负载电容器612在图6中示为设于放大电路600外部，但是在一些实施方式中，负载电容器612(以及任何其他关联负载电路，如一个或多个其他电容器、一个或多个电感器等)可视为处于放大电路600内部。放大电路600用于以该放大电路600的输出端610生成放大调制载波信号DPAVOut。
图7为所示根据一些实施方式的数字功率放大单元(如DPA单元500)的例示逻辑电路700。根据一些实施方式，逻辑电路700例如为采用MOSFET的图5(第一电路502的)逻辑电路506的一种例示实现方式。
根据图7示例，如以上结合图5所述，逻辑电路700用于接收一对相位调制载波信号PHP，PHN，一对使能信号DPAON_P，DPAON_N，以及一对ACW信号ACWP，ACWN(例如为表示ACW信号中“比特”的信号，其中，“比特”与DPA单元500相对应)。
逻辑电路700包括用于以如图7所示各MOSFET的栅极接收“P”路径DPA控制信号PHP，ACWP及DPAON_P的上半MOSFET构造(串联PMOS晶体管706，704，702以及并联NMOS晶体管708，710，712)。该上半“P路径”MOSFET构造用于在输出节点726生成第一逻辑信号LoutP。该上半MOSFET构造(“P路径逻辑”)具有介于VDD(如3V)和VDD/2(如1.5V)之间的电源电压，而且在一些实施方式中，“P”路径DPA控制信号PHP，ACWP及DPAON_P的电压范围相应设于VDD和VDD/2之间。PMOS晶体管702，704，706彼此串联设置于本地“逻辑高电平”电源电压VDD与输出节点726之间，而NMOS晶体管彼此并联设置于输出节点726与节点730上的本地“逻辑低电平”电源电压VDD/2之间。
如图7所示，逻辑电路700包括用于以各MOSFET的栅极接收“N”路径DPA控制信号PHN，ACWN及DPAON_N的下半MOSFET构造(PMOS晶体管716，714，718以及NMOS晶体管720，722，724)。该下半MOSFET构造用于在输出节点728生成第二逻辑信号LoutN。下半“N路径”MOSFET构造在电压为中点电源电压VDD/2(如1.5V)的节点730处与上半“P路径”MOSFET构造连接。下半MOSFET构造(“N路径逻辑”)具有介于VDD/2(如1.5V)和VSS(如0V)之间的电源电压，而且在一些实施方式中，“N”路径DPA控制信号PHN，ACWN及DPAON_N的电压范围相应设于VDD/2和VSS之间。彼此串联的PMOS晶体管714，716与PMOS晶体管718并联设置于本地“逻辑高电平”电源电压VDD/2与输出节点728之间，而彼此并联的NMOS晶体管720，722与NMOS晶体管724在输出节点728与本地“逻辑低电平”电源电压(接地)VSS之间的节点732处串联。
在一些实施方式中，逻辑电路700(根据一些实施方式，为图5例示DPA单元500的逻辑电路506的一种例示实现方式)可用于接收第一相位调制载波信号PHP和第二相位调制载波信号PHN。
在一些实施方式中，相位调制载波信号PHP，PHN含有与待由DPA单元500放大的信号的相位相关的调制信息。
在一些实施方式中，例如取决于逻辑电路700的具体设计，相位调制载波信号PHP和PHN具有不同电压范围，但在其他方面可完全相同。例如，信号PHP可处于VDD～VDD/2(如3V～1.5V)范围，而信号PHN可处于VDD/2～VSS(如1.5V～0V)范围。根据一种实施例，相位调制载波信号PHP，PHN彼此相同，从而使得当第一相位调制载波信号PHP为逻辑低电平时，第二相位调制载波信号PHN也为逻辑低电平；当PHP为逻辑高电平时，PHN也为逻辑高电平。
在一些实施方式中，逻辑电路700可用于接收第一使能信号DPAON_P和第二使能信号DPAON_N。在一些实施方式中，例如取决于逻辑电路700的具体设计，使能信号DPAON_P和DPAON_N用于接通或关断DPA单元500。
在一些实施方式中，使能信号DPAON_P和DPAON_N具有不同的电压范围，但这些使能信号可彼此互为对方的反相形式。例如，信号DPAON_P可处于VDD～VDD/2(如3V～1.5V)范围，而信号DPAON_N可处于VDD/2～VSS(如1.5V～0V)范围，但是根据一种实施例，使能信号彼此互为对方的反相形式，从而使得当第一使能信号DPAON_P为逻辑低电平时，第二使能信号DPAON_N为逻辑高电平；而当DPAON_P为逻辑高电平时，DPAON_N为逻辑低电平。进一步根据该例，在一些实施方式中，逻辑电路700可设计和构造为，当以下两个条件均为真时，DPA单元500“接通”：(1)第一使能信号DPAON_P等于VDD/2(如1.5V或逻辑低电平)；(2)第二使能信号DPAON_N等于VDD/2(如1.5V或逻辑高电平)。进一步根据该例，逻辑电路700可设计和构造为，当以下两个条件均为真时，DPA单元500“关断”：(1)第一使能信号DPAON_P等于VDD(如3V或逻辑高电平)；(2)第二使能信号DPAON_N等于VSS(如1.5V或逻辑低电平)。
在一些实施方式中，逻辑电路700可用于接收第一ACW信号ACWP和第二ACW信号ACWN(例如为表示ACW信号中“比特”的信号，其中，“比特”与DPA单元500相对应)。在一些实施方式中，例如取决于逻辑电路700的具体设计，ACW信号ACWP和ACWN用于例如通过选择性连入或选择性断开特定的DPA单元500而对DPA(如DPA 400)增益的设置有所贡献。作为由n个分别用于单独接通或关断各所选DPA单元的比特组成的温度计码(n比特ACW信号)一部分的ACW信号“比特”已经于上文中结合图4进行了详细描述。
在一些实施方式中，ACW信号ACWP和ACWN为得自(n比特ACW信号中)用于选择性连入或断开DPA单元500的相同信号“比特”的不同形式。在一些实施方式中，ACW信号ACWP和ACWN具有不同电压范围，但在其他方面可完全相同。例如，信号ACWP可处于VDD～VDD/2(如3V～1.5V)范围，而信号ACWN可处于VDD/2～VSS(如1.5V～0V)范围。根据一种实施例，ACW信号ACWN和ACWP彼此相同，从而使得当第一ACW信号ACWP为逻辑低电平时，第二ACW信号ACWN也为逻辑低电平；当ACWP为逻辑高电平时，ACWN也为逻辑高电平。进一步根据该例，在一些实施方式中，逻辑电路700可设计和构造为，当DPA单元500由第一和第二使能信号DPAON_P和DPAON_N启用时：(A)当以下两条件均为真时，DPA单元500由ACW信号选择性连入：(1)第一ACW信号ACWP等于VDD/2(如1.5V或逻辑低电平)；(2)第二ACW信号ACWN等于VSS(如0V或逻辑低电平)；(B)当以下两条件均为真时，DPA单元500由ACW信号选择性断开：(1)第一ACW信号ACWP等于VDD(如3V或逻辑高电平)；(2)第二ACW信号ACWN等于VDD/2(如1.5V或逻辑高电平)。
图8所示为根据一些实施方式的数字功率放大单元(如DPA单元500)的例示驱动电路800。根据一些实施方式，驱动电路800例如为采用MOSFET的图5驱动电路508的一种例示实现方式。
根据图8示例，驱动电路800包括(处于上半“P路径”构造的)第一CMOS反相器，该反相器包括PMOS晶体管802和NMOS晶体管804，而且用于以PMOS和NMOS晶体管802，804的栅极输入端接收第一逻辑信号LoutP。由晶体管802，804形成的该CMOS反相器用于在输出节点810生成PMOS控制信号PControl。第一CMOS反相器(PMOS和NMOS晶体管802，804构成的“P路径驱动器”)具有介于VDD(如3V)和VDD/2(如1.5V)之间的电源电压，而且在一些实施方式中，第一逻辑信号LoutP的电压范围也相应设于VDD和VDD/2之间。
进一步根据图8示例，驱动电路800还包括(处于下半“N路径”构造的)第二CMOS反相器，该反相器包括PMOS晶体管806和NMOS晶体管808，而且用于以PMOS和NMOS晶体管806，808的栅极输入端接收第二逻辑信号LoutN。由晶体管806，808形成的该CMOS反相器用于在输出节点812生成NMOS控制信号NControl。第二CMOS反相器(PMOS和NMOS晶体管806，808构成的“N路径驱动器”)具有介于VDD/2(如1.5V)和VSS(如0V)之间的电源电压，而且在一些实施方式中，第二逻辑信号LoutN的电压范围也相应设于VDD/2和VSS之间。
在一些实施方式中，图7逻辑电路700的“P路径逻辑”电路和图8驱动电路800的“P路径驱动器”电路之所以如此命名的原因在于，该“P路径”中传播的信号用于最终生成在图6例示放大电路600中由放大电路600的PMOS晶体管602的栅极输入端接收的PMOS控制信号PControl。在一些实施方式中，“P路径逻辑”电路和“P路径驱动器”电路设计用于控制放大电路600的PMOS晶体管602。在一些实施方式中，PMOS晶体管602的控制可例如包括(在“N路径逻辑”电路和“N路径驱动器”电路中传播的信号对NMOS晶体管604同时进行的并行控制下)确保PMOS晶体管602不与图6中的NMOS晶体管604同时导电。
在一些实施方式中，图7逻辑电路700的“N路径逻辑”电路和图8驱动电路800的“N路径驱动器”电路之所以如此命名的原因在于，该“N路径”中传播的信号用于最终生成在图6例示放大电路600中由放大电路600的NMOS晶体管604的栅极输入端接收的NMOS控制信号NControl。在一些实施方式中，“N路径逻辑”电路和“N路径驱动器”电路设计用于控制放大电路600的NMOS晶体管604。在一些实施方式中，NMOS晶体管604的控制可例如包括(在“P路径逻辑”电路和“P路径驱动器”电路中传播的信号对PMOS晶体管602同时进行的并行控制下)确保NMOS晶体管604不与图6中的PMOS晶体管602同时导电。
在一些实施方式中，例示逻辑电路700等逻辑电路可用于以例如一个或多个使能信号(如使能信号DPAON_P，DPAON_N)以及例如一个或多个ACW信号(如ACW信号ACWP，ACWN)控制一个或多个相位调制载波信号(如相位调制载波信号PHP，PHN)。在一些实施方式中，例示逻辑电路700等逻辑电路可用于在例示放大电路600等下游放大电路中形成非重叠运行的PMOS和NMOS晶体管(例如，此两晶体管不同时导电，且不同时导通)，并对其进行配置。
在一些实施方式中，例示驱动电路800等驱动电路可用于在放大器处理级(如例示放大电路600等放大电路)上游对一个或多个相位调制载波信号进行增强和整形(例如，在例如由逻辑电路启用且从相位调制载波信号PHP，PHN转换成PMOS和NMOS控制信号PControl，NControl等一个或多个控制信号之后，对LoutP，LoutN等一个或多个逻辑信号进行增强和整形)。
在一些实施方式中，例示放大电路600等放大电路可用于提供全摆幅输出电压(如VDD～VSS，具体如3V～0V)，并驱动负载电容器612等输出电容器。
例示设计目的
在一些实施方式中，一种DPA例如包括构成该DPA的一组或多组DPA单元(例如作为图4中DPA 400内DPA单元的一种例示实现方式的图5中DPA单元500)，该DPA可用于通过处理信号而同时实现一个或多个目的。
在一些实施方式中，其中一个设计目的可包括：减少或最大程度减少DPA单元以及整个DPA的电流浪费，从而提高DPA的效率。
在一些实施方式中，其中一个设计目的可包括：最大程度提高DPA的输出功率，减少组合放大调制载波信号(如VOUTa和VOUTb)的信号谐波，减小例如与该DPA相连的巴伦(如巴伦414)的输出信号失真程度。
在一些实施方式中，举例而言，一种DPA实现形式同时寻求实现以上两个设计目的。
出于对例示设计目的进行说明的目的，以下将以例如涉及图4至图8的例示信号和例示电路实现形式为例进行描述，但是应该理解的是，也可利用其他例示信号和电路实现形式实现一个或多个例示设计目的。
(一些实施方式的)例示设计目的：通过将晶体管构造为不同时导电而减少或最大程度减少电流浪费。
在一些实施方式中，一种DPA单元(如DPA单元500)可构造为防止该DPA单元内的放大电路(如放大电路600)中的PMOS晶体管(如PMOS晶体管602)和NMOS晶体管(如NMOS晶体管604)同时导电。在一些实施方式中，防止放大电路内的PMOS和NMOS晶体管(如602，604)同时导电可避免(或至少最大程度减小)“直通”电流。在一些实施方式中，该直通电流是指经导电的PMOS晶体管(如602，606)和导电的NMOS晶体管(如604，608)从电源流至接地点(例如，从VDD至VSS)的电流，而且事实上被浪费或被“损失”的电流。此类电流之所以成为“损失电流”或被“浪费电流”的原因在于，其无法实现或不参与将负载电容(如图5负载电容器612)充放电至逻辑高电平或低电平的操作，因此对于放大调制载波信号(如DPAVOut)的提供无贡献。在一些实施方式中，通过防止放大电路中的PMOS和NMOS晶体管(如602，604)同时“导通”，可促进DPA(如400)和DPA单元(如DPA单元500)实现高效率(如提高其效率)。
在一些实施方式中，DPA单元的逻辑电路(如逻辑电路700)可设计用于(与DPA单元的驱动电路(如驱动电路800)一同且通过该驱动电路)最终生成PMOS和NMOS控制信号(如PControl，NControl，作为驱动电路的输出信号)，以分别单独控制DPA单元的放大电路的PMOS和NMOS晶体管(如602，604)，从而使得PMOS和NMOS晶体管602，604不同时导电。在一些实施方式中，PMOS和NMOS晶体管602，604的单独控制可通过如下方式实现：不但例如分别以控制信号PControl，NControl开始PMOS和NMOS晶体管的控制，而且还例如将PMOS和NMOS控制信号PControl，NControl彼此对齐。在一些实施方式中，参考图6例示放大电路600，PMOS和NMOS控制信号之间的对齐可使得信号的相对逻辑跃迁发生位置例如如下：(a)在NMOS晶体管604导通(对应于PMOS和NMOS控制信号从逻辑低电平至逻辑高电平的上升跃迁)之前，PMOS晶体管602截至；PMOS控制信号PControl在NMOS控制信号NControl之前开始上升；在NMOS控制信号达到NMOS晶体管604的导通电压(如有效NMOS开关电压Vtn-VSS(如0.5V))之前，PMOS控制信号达到PMOS晶体管602的截止电压(如有效PMOS开关电压VDD-Vtp(如2.4V))；以及(b)在PMOS晶体管602导通(对应于PMOS和NMOS控制信号从逻辑高电平至逻辑低电平的下降跃迁)之前，NMOS晶体管604截至；NMOS控制信号NControl在PMOS控制信号PControl之前开始下降；在PMOS控制信号达到PMOS晶体管602的导通电压(如有效PMOS开关电压VDD-Vtp)之前，NMOS控制信号达到NMOS晶体管604的截止电压(如有效NMOS开关电压Vtn-VSS)。
在一些实施方式中，驱动电路(如图8驱动电路800)上游的逻辑电路(例如，见图7逻辑电路700)为逻辑信号(例如，自逻辑电路输出且输入至驱动电路；如LoutP和LoutN)设定不同的相对上升和下降时间，以下将对此进行进一步详细描述。在一些实施方式中，输入至驱动电路的逻辑信号的不同相对上升和下降时间使得驱动电路生成的PMOS和NMOS控制信号(如PControl，NControl)的对齐状况和占空比产生差异。在一些实施方式中，逻辑电路(如逻辑电路700)的设计使得逻辑电路的不同上升和下降时间及晶体管尺寸能够实现对逻辑信号的进一步定制化和精细调节，进而实现对驱动电路输出的PMOS和NMOS控制信号占空比的进一步定制化和精细调节，以下将对此进行进一步详细描述。
在一些实施方式中，PMOS控制信号和NMOS控制信号(如PControl，NControl)可具有不同的占空比。根据一些实施方式，PMOS控制信号的占空比可大于NMOS控制信号的占空比。在一些实施方式中，PMOS控制信号的逻辑高电平脉冲宽度可大于NMOS控制信号的逻辑高电平脉冲宽度。根据一些实施方式，PMOS控制信号的占空比可大于50％，而NMOS控制信号的占空比可小于50％。根据一些实施方式，PMOS控制信号和NMOS控制信号的占空比可设置为能够实现一定的非重叠运行时间百分比，如PMOS和NMOS晶体管(如602，604)均截止(即不导电)的时间百分比。在一些实施方式中，所述非重叠运行时间百分比还可指PMOS和NMOS控制信号PControl，NControl的占空比之差。
在一些实施方式中，可采用5％的非重叠运行百分比，其导致的占空比之差为该非重叠运行百分比的两倍，即10％。
在一些实施方式中，非重叠运行百分比可大于5％，并例如为10％或15％。在一些实施方式中，非重叠运行百分比的增大可导致DPA单元输出功率的下降，或者可损害DPA单元其他方面性能，例如，增大放大器的失真程度，或者在DPA输出信号(如组合放大调制载波信号VOUTa和VOUTb)中引入具有负面作用的谐波。在一些实施方式中，通过对DPA(例如，用作极坐标发射器的部件)进行仿真可揭示出有利的PMOS和NMOS控制信号PControl，NControl的相对占空比比率，或者能够在最大程度减少放大电路(如放大电路600)电流浪费以及例如最大程度提高DPA性能和输出功率之间取得平衡的有利非重叠运行百分比。在一些实施方式中，可采用5％的非重叠运行百分比，但是也可使用其他百分比。
在一些实施方式中，在PMOS和NMOS控制信号PControl，NControl占空比之差已给定的情形下，各占空比可无需例如以50％为中心点。举例而言，在一些实施方式中，假定非重叠运行百分比例如为5％，则占空比之差为10％(＝2×5％)。相应地，可将PMOS控制信号的占空比设为60％，并将NMOS控制信号的占空比设为50％。
在一些实施方式中，其中一个设计目的(如上所述)可包括使放大电路(如放大电路600)输出的放大调制载波信号(如DPAVOut)实现50％的占空比。相应地，在一些实施方式中，为了例如有助于使实现放大电路输出信号实现50％的占空比，PMOS和NMOS控制信号(如PControl，NControl)的占空比可设置为在50％上下对称(如总体对称)，例如，PMOS和NMOS控制信号的占空比分别为65％和35％，60％和40％，55％和45％。在一些实施方式中，例如假定非重叠运行百分比为5％且占空比之差为10％，PMOS控制信号的占空比为55％，而NMOS控制信号的占空比为45％。在一些实施方式中，PMOS和NMOS控制信号的占空比可稍稍偏离在50％上下对称的状况。在一些实施方式中，例如假定非重叠运行百分比约为5％且占空比之差约为10％，PMOS控制信号的占空比约为52％(如52.4％)，而NMOS控制信号的占空比约为43％(如43.3％)。
在CMOS电路的设计中，PMOS和NMOS晶体管可常常构造为以栅极输入端接收相同信号。如此，可使得PMOS和NMOS晶体管至少在输入切换的短暂器件内一同导电。虽然CMOS设计通常将降低功耗考虑在内，但是电流从电源电压流至接地点仍可导致一定的电流浪费。
在一些实施方式中，一种放大电路(如图6放大电路600)设计为由PMOS晶体管602和NMOS晶体管604的栅极输入端分别单独接收输入PMOS和NMOS控制信号。在一些实施方式中，彼此独立的PMOS和NMOS控制信号PControl，NControl可设置且严格控制至防止PMOS晶体管602和NMOS晶体管604在任何时候被同时一起导通，或者至少更进一步地减少任何PMOS和NMOS晶体管602，604一起发生切换的时间，从而最大程度地减少直通电流，例如，甚至比例示CMOS逻辑设计更大程度地减少直通电流。
(一些实施方式的)例示设计目的：通过将DPA单元和DPA的输出信号占空比设计为趋近50％而最大程度提高DPA的负载功率。
如以上结合图4所述，在一些实施方式中，DPA 400的第一组402内的多个DPA单元406可用于接收相位调制载波信号，如PHa。在一些实施方式中，DPA 400的第二组404内的多个其他DPA单元408可用于接收另一相位调制载波信号，如PHb。其中，相位调制载波信号PHb与相位调制载波信号PHa的相位相差180度。
在一些实施方式中，组合放大调制载波信号VOUTa和VOUTb的占空比均大约为50％。在一些实施方式中，来自DPA 400的各单元组402，404的组合放大调制载波信号VOUTa和VOUTb在相位上相差180度，但在其他方面大致完全相同。
在一些实施方式中，如以上结合图4例示DPA 400所述，巴伦414包括用于将DPA400的输出信号VOUTa和VOUTb作为输入信号接收的初级线圈电感器416，以及次级线圈电感器418。电感器418可具有能够通过开关420切换至接地的可切换路径。电感器418与天线422连接。在一些实施方式中，电感器418可具有设于电感器418和天线422之间的信号去谐滤波器。在一些实施方式中，信号去谐滤波器424可以为设于电感器418与接地点之间的“H3滤波器”，或称“三阶去谐滤波器”。在一些实施方式中，信号去谐滤波器426可以为设于电感器418与天线422之间的“H2滤波器”，或称“二阶去谐滤波器”。在一些实施方式中，信号去谐滤波器424可由串联的电容器和电感器实现，而且信号去谐滤波器426可例如由串联的电容器和电感器另行实现。在一些实施方式中，H2滤波器和H3滤波器旨在减少巴伦414输出信号中的二阶谐波(以及可能存在的其他更高偶数阶的谐波)以及三阶谐波(以及可能存在的其他更高的奇数阶谐波)。
在一些实施方式中，DPA(如图4所示DPA 400)的设计目的在于使得(启动且选择性连入的)DPA单元的放大调制载波信号(如图5例示DPA单元500的DPAVOut)以及DPA输出的组合放大调制载波信号(如VOUTa和VOUTb)趋近于占空比为50％的方波输出信号。
在一些实施方式中，如上所述，逻辑电路和驱动电路(如逻辑电路700和驱动电路800)可产生占空比不同的PMOS和NMOS控制信号(如PControl，NControl)，以供放大电路(如放大电路600)接收。然而，举例而言，DPA单元的PMOS和NMOS控制信号占空比可设计为以50％为中心点且在50％上下对称(而非例如60％和50％)，从而使得输出放大调制载波信号的占空比趋近50％。
在一些实施方式中，在一种双轨并行的放大器设计中，DPA(如所述DPA400)输出的具有180度相移的方波信号(如组合放大调制载波信号VOUTa和VOUTb)由巴伦(如巴伦414)组合，以产生二阶谐波更小且输出功率已最大程度提高的低失真度正弦输出信号。
在一些实施方式中，通过在巴伦(如巴伦414)的初级电感器(如电感器416)处生成相位差异为180度的对应差分DPA方波输出信号，使得两个差分信号(具有180度相移)在巴伦处按有益方式组合，从而最大程度地提高功率输出，而且巴伦次级电感器(如电感器418)处产生的正弦输出信号的电压范围为初级电感器(如电感器416)差分电压(如VOUTa-VOUTb)范围的两倍。
在一些实施方式中，在实际当中，DPA输出信号(如组合放大调制载波信号VOUTa和VOUTb)可包括差分分量(如彼此相对相移180度的相同信号)以及共模分量(如彼此同相的相同信号)。在一些实施方式中，各差分分量在巴伦(如巴伦414)处以有益方式彼此相加(使得输出电压的信号电平范围翻倍)，而各共模分量在巴伦(如巴伦414)处以有益方式彼此相减(从而在输出信号中变为零)。
在一些实施方式中，如果DPA输出信号(如组合放大调制载波信号VOUTa和VOUTb)彼此相对相移180度，但占空比彼此不同(如70％和30％，而非50％和50％)，则与理想的50％占空比情形相比，巴伦输出正弦信号的失真度将增大，而输出信号功率变低。
根据一些实施方式，通过将每一个(选择性连入的)DPA单元输出的50％占空比对称方波输出信号作为放大调制载波信号(如DPAVOut)，一般可消除偶数阶谐波(例如，减小频率为基波频率两倍的二阶谐波)，并且一般可最大程度提高输出功率。理想的50％占空比方波由奇数阶正弦谐波构成，而且该50％占空比方波的傅立叶级数的基波频率与方波本身的频率相同。根据一些实施方式，通过将DPA单元的输出信号(如DPAVOut)设置为趋近理想的50％占空比方波，并因而将DPA输出信号(如组合放大调制载波信号VOUTa和VOUTb)设置为趋近理想的50％占空比方波，可减小包括二阶谐波在内(理想情况下为零阶谐波，但现实情况中为非零阶谐波)的偶数阶谐波。此外，对于理想的50％占空比方波，三阶谐波(频率为基波频率的三倍)的幅度为基波幅度的三分之一。因此，50％占空比的方波可易于最终(在巴伦处)转换至相同频率且失真度更小(如低失真度)的正弦波。在高频操作中，虽然DPA可根据一些实施方式设置为趋向于生成50％占空比的方波，但是DPA输出信号(如组合放大调制载波信号VOUTa和VOUTb)却一般不为理想的50％占空比方波。一般情况下，方波输出信号离理想的50％占空比方波信号偏离越远，偶数阶(如二阶)谐波越高。在一些实施方式中，可通过对巴伦输出的正弦信号进行进一步滤波，去除二阶和三阶谐波(例如见图4及相关描述)。举例而言，参考图4，在一些实施方式中，可利用H2和H3滤波器减少巴伦414输出信号中的二阶(以及可能存在的其他更高偶数阶的谐波)以及三阶谐波(以及可能存在的其他更高的奇数阶谐波)。
在一些实施方式中，一种极坐标发射器可包括数字功率放大单元(DPA单元)。在一些实施方式中，DPA单元(如DPA单元500)可例如包括第一电路和放大电路。根据该例，DPA单元的第一电路(如第一电路502)可用于接收相位调制载波信号(如图5中PHP和PHN中的一者或多者)。图9A所示为相位调制载波信号的一些例示仿真信号波形，以下对其进行详细描述。第一电路可进一步用于生成PMOS控制信号(如图5中的“PControl”)以及NMOS控制信号(如图5中的“NControl”)。
在一些实施方式中，PMOS控制信号和NMOS控制信号(如PControl，NControl)可具有不同的占空比。
在该例中，根据一些实施方式，PMOS控制信号的占空比可大于NMOS控制信号的占空比。
在该例中，根据一些实施方式，PMOS控制信号的占空比可大于50％，而NMOS控制信号的占空比可小于50％。
图9C所示为PMOS和NMOS控制信号的一些例示仿真信号波形，以下对其进行进一步详细描述。
在该例中，根据一些实施方式，DPA单元的放大电路(如图5放大电路504或图6放大电路600)可具有输出端(如图5输出端510或图6输出端610)，并可包括PMOS晶体管(如图6中PMOS晶体管602)以及NMOS晶体管(如图6中NMOS晶体管604)。进一步根据该例，放大电路可用于以PMOS晶体管接收PMOS控制信号，并以NMOS晶体管接收NMOS控制信号。
在该例中，根据一些实施方式，DPA单元的放大电路(如图6放大电路600)可进一步包括第二PMOS晶体管(如图6中PMOS晶体管606)和第二NMOS晶体管(如图6中NMOS晶体管)，此两晶体管一同连接至放大电路输出端(如图6输出端610)，且用于接收中点电源电压(如VDD/2)，其中，PMOS晶体管(如图6中PMOS晶体管602)经第二PMOS晶体管连接至输出端，NMOS晶体管(如图6中NMOS晶体管604)经第二NMOS晶体管连接至输出端。
在该例中，根据一些实施方式，DPA单元的放大电路(如图6放大电路600)可进一步构造为，当PMOS晶体管(如PMOS晶体管602)接收的PMOS控制信号(如PControl)为中点电源电压(如VDD/2)时，该PMOS晶体管导通，并经第二PMOS晶体管(如PMOS晶体管606)向输出端(如输出端610)提供逻辑高电平。
在该例中，根据一些实施方式，DPA单元的放大电路(如图6放大电路600)可进一步构造为，当NMOS晶体管(如NMOS晶体管604)接收的NMOS控制信号(如NControl)为中点电源电压(如VDD/2)时，该NMOS晶体管导通，并经第二NMOS晶体管(如NMOS晶体管608)向输出端(如输出端610)提供逻辑低电平。
在该例中，根据一些实施方式，第一电路可用于将PMOS控制信号和NMOS控制信号彼此对齐，以使得放大电路的PMOS晶体管和NMOS晶体管(如图6中PMOS和NMOS晶体管602，604)同时导电的时间最大程度地缩短。图9C所示为PMOS和NMOS控制信号的一些例示仿真信号波形，以下对其进行进一步详细描述。
在该例中，根据一些实施方式，第一电路可用于将PMOS控制信号和NMOS控制信号彼此对齐，以使得PMOS控制信号和NMOS控制信号用于防止放大电路的PMOS晶体管和NMOS晶体管(如图6中PMOS和NMOS晶体管602，604)同时导电。
在该例中，根据一些实施方式，第一电路可用于将PMOS控制信号和NMOS控制信号彼此对齐，以使得：当NMOS晶体管(如图6中NMOS晶体管604)导通时，PMOS晶体管(如图6中PMOS晶体管602)截止；而且当PMOS晶体管导通时，NMOS晶体管截止。
在该例中，根据一些实施方式，第一电路可用于将PMOS控制信号和NMOS控制信号彼此对齐，以使得NMOS晶体管(如图6中NMOS晶体管604)和PMOS晶体管(如图6中PMOS晶体管602)至少例如在相对于PMOS和NMOS控制信号的相应持续时间段较为短暂的时间段内同时截止。
在该例中，根据一些实施方式，DPA单元可进一步包括与放大电路输出端(如图5输出端510或图6输出端610)连接的负载电容器(如图5负载电容器512或图6负载电容器612)。在该例中，根据一些实施方式，第一电路可用于将PMOS控制信号和NMOS控制信号彼此对齐，以减小从PMOS晶体管流至NMOS晶体管的直通电流，从而最大程度地减少既不用于对放大电路的负载电容器进行充电也不用于对其进行放电的浪费电流。
在该例中，根据一些实施方式，放大电路可进一步用于例如响应接收自第一电路的PMOS和NMOS控制信号而在该放大电路的输出端生成放大调制载波信号。在一些实施方式中，放大调制载波信号可例如包括图5等的“DPAVOut”(该信号为与根据图4例示DPA 400的(由n个DPA单元组成的第一组402的)放大调制载波信号VOUTa1，VOUTa2，……，VOUTan以及(由n个DPA单元组成的第二组404的)VOUTb1，VOUTb2，……，VOUTbn相对应的一种例示实现方式)。在一些实施方式中，放大调制载波信号(例如，图5等的“DPAVOut”)可具有大约50％的占空比。图9D所示为放大调制载波信号的一种例示仿真信号波形，以下对其进行进一步详细描述。
在该例中，根据一些实施方式，DPA单元的第一电路(如图5第一电路502)可包括逻辑电路(如图5逻辑电路506或图7逻辑电路700)。
在该例中，根据一些实施方式，逻辑电路可用于接收相位调制载波信号(如图5或图7信号PHP和PHN当中的一者或多者)。在一些实施方式中，逻辑电路可进一步用于生成第一逻辑信号和第二逻辑信号(如图5或图7逻辑信号LoutP和LoutN)。在一些实施方式中，逻辑电路可用于以使得第一逻辑信号和第二逻辑信号相对于彼此具有不同上升时间和下降时间的方式生成第一逻辑信号和第二逻辑信号。
在该例中，根据一些实施方式，逻辑电路(如图7逻辑电路700)可用于按照如下方式生成第一逻辑信号(如LoutP)和第二逻辑信号(如LoutN)：第一逻辑信号的上升时间超出第二逻辑信号的上升时间；第二逻辑信号的下降时间超出第一逻辑信号的下降时间。
在该例中，根据一些实施方式，相位调制载波信号可包括第一相位调制载波信号(如PHP)和第二相位调制载波信号(如PHN)。在一些实施方式中，逻辑电路(如图7逻辑电路700)可包括第一逻辑PMOS晶体管(如图7中PMOS晶体管706)和第一逻辑NMOS晶体管(如图7中NMOS晶体管708)。在一些实施方式中，第一逻辑PMOS晶体管和第一逻辑NMOS晶体管可均用于接收第一相位调制载波信号(如PHP)。在一些实施方式中，逻辑电路(如图7逻辑电路700)可进一步包括第二逻辑PMOS晶体管(如图7中PMOS晶体管716)和第二逻辑NMOS晶体管(如图7中NMOS晶体管720)。在一些实施方式中，第二逻辑PMOS晶体管和第二逻辑NMOS晶体管可均用于接收第二相位调制载波信号(如PHN)。
在该例中，根据一些实施方式，逻辑电路(如图7逻辑电路700)可构造为使得第一逻辑PMOS晶体管(如PMOS晶体管708)响应于第一相位调制载波信号(如PHP)的导电慢于第二逻辑PMOS晶体管(如PMOS晶体管716)响应第二相位调制载波信号(如PHN)的导电，从而使得第一逻辑信号(如LoutP)的上升时间超出第二逻辑信号(如LoutN)的上升时间。
在该例中，根据一些实施方式，逻辑电路(如图7逻辑电路700)可构造为使得第二逻辑NMOS晶体管(如NMOS晶体管720)响应于第二相位调制载波信号(如PHN)的导电慢于第一逻辑NMOS晶体管(如NMOS晶体管708)响应第一相位调制载波信号(如PHP)的导电，从而使得第二逻辑信号(如LoutN)的下降时间超出第一逻辑信号(LoutP)的下降时间。
在该例中，根据一些实施方式，逻辑电路(如图7逻辑电路700)可包括MOSFET晶体管(例如，根据图7例示逻辑电路700的PMOS晶体管702，704，706，714，716，718以及NMOS晶体管708，710，712，720，722，724)。在一些实施方式中，逻辑电路MOSFET晶体管当中两个以上的MOSFET晶体管可具有不同的相对尺寸，从而有助于第一逻辑信号和第二逻辑信号(如LoutP和LoutN)相对于彼此具有不同的上升时间和下降时间。
例如，本领域中已知，在相同的给定晶体管几何结构和操作条件下，PMOS晶体管的阻抗大致为NMOS晶体管阻抗的两倍。因此，在CMOS应用等包括PMOS和NMOS晶体管的应用中，取决于具体应用要求，PMOS晶体管可制造为尺寸大于NMOS晶体管的尺寸(例如，为后者尺寸的两倍)(或者，NMOS晶体管可制造为尺寸小于PMOS晶体管的尺寸(例如，为后者尺寸的一半)，以例如补偿PMOS和NMOS晶体管之间的相对阻抗差异。
在一些实施方式中，在图7逻辑电路700中，可通过改变特定PMOS晶体管组和NMOS晶体管组的尺寸(例如，通过调节PMOS晶体管组和/或NMOS晶体管组的沟道长度)来例如调节逻辑电路的性能。根据一些实施方式，在一种以例如包括图1逻辑电路700的一种DPA单元500例示实现方式为重点的说明性实施例中，假设该DPA单元500例示实现方式启用，则：PMOS晶体管702导通且导电，NMOS晶体管712截止(如DPAON_P等于VDD/2)；而且NMOS晶体管724导通且导电，PMOS晶体管718截止(如DPAON_N等于VDD/2)。根据该实施例，进一步假设该DPA单元500例示实现方式不但启动，而且还选择性连入，则：PMOS晶体管704导通且导电，NMOS晶体管710截止(如第一ACW信号ACWP等于VDD/2)；而且PMOS晶体管716导通且导电，NMOS晶体管722截止(如第二ACW信号ACWN等于VSS)。
在该说明性实施例中，根据一些实施方式，对于图7例示逻辑电路700，PMOS晶体管组702，704，706的导电慢于PMOS晶体管组714，716，718的导电，这一点得益于此两组PMOS晶体管一同设置时的设置方式。更具体而言，当例如包括图7例示逻辑电路700的例示DPA单元500启用且选择性连入时，PMOS晶体管704，702导通。另外，当PMOS晶体管706随第一相位调制载波信号PHP从VDD跃迁至VDD/2而导通且开始导电时，PMOS晶体管706需同时克服驱动电路800内输入电容充电电流(例如来自PMOS晶体管802和NMOS晶体管804的栅极)路径中源自PMOS晶体管704，702的串联电阻。相较之下，PMOS晶体管706还同时在其栅极输入端接收第二相位调制载波信号PHN，并可响应该信号从VDD/2至VSS的跃迁而导通且开始导电，但在该情形中，鉴于PMOS晶体管706仅需克服驱动电路800内输入电容充电电流(例如来自PMOS晶体管806和NMOS晶体管804的栅极)路径中源自单个晶体管714的串联电阻，因此在相同几何结构下导通速度比上述情形快更快。在一些实施方式中，可通过将PMOS晶体管组702，704，706的沟道宽度调节至小于(大于)PMOS晶体管组714，716，718的沟道宽度而降低(提高)前一组PMOS晶体管相对于后一组PMOS晶体管的速度，反之亦然。根据该说明性实施例，在一些实施方式中，通过调节PMOS晶体管尺寸而使得各组PMOS晶体管的相对速度进一步产生一定差异的这一做法，除了在逻辑电路700构造方面的相对尺寸之外，还可在使第一逻辑信号和第二逻辑信号(如LoutP和LoutN)相对于彼此具有不同上升时间方面产生作用。
进一步根据该说明性实施例，在一些实施方式中，对于图7例示逻辑电路700，NMOS晶体管组720，722，724的导电慢于NMOS晶体管组708，710，712的导电，这一点得益于此两组NMOS晶体管一同设置时的设置方式。更具体而言，当例如包括图7例示逻辑电路700的例示DPA单元500启用且选择性连入时，NMOS晶体管724导通。另外，当NMOS晶体管720随第二相位调制载波信号PHN从VSS跃迁至VDD/2而导通且开始导电时，NMOS晶体管720需克服驱动电路800内输入电容放电电流(例如来自PMOS晶体管806和NMOS晶体管808的栅极)路径中源自NMOS晶体管724的串联电阻。相较之下，NMOS晶体管708还同时在其栅极输入端接收第一相位调制载波信号PHP，并可响应该信号从VDD/2至VDD的跃迁而导通且开始导电，但在该情形中，鉴于NMOS晶体管708几乎无需克服驱动电路800内输入电容放电电流(例如来自PMOS晶体管802和NMOS晶体管804的栅极)从VDD/2至输出节点726这一输出路径中另一NMOS晶体管的串联电阻，因此在相同几何结构下导通速度比上述情形快快。在一些实施方式中，可通过将NMOS晶体管组720，722，724的沟道宽度调节至小于(大于)NMOS晶体管组708，710，712的沟道宽度而降低(提高)前一组NMOS晶体管相对后一组NMOS晶体管的速度，反之亦然。根据该说明性实施例，在一些实施方式中，通过调节NMOS晶体管尺寸而使得各组NMOS晶体管的相对速度进一步产生一定差异的这一做法，除了在逻辑电路700构造方面的相对尺寸之外，还可在使第一逻辑信号和第二逻辑信号(如LoutP和LoutN)相对于彼此具有不同下降时间方面产生作用。
在该例中，根据一些实施方式，逻辑电路(如图7逻辑电路700)可包括MOSFET晶体管(例如，根据图7例示逻辑电路700的PMOS晶体管702，704，706，714，716，718以及NMOS晶体管708，710，712，720，722，724)，其中，这些MOSFET晶体管中的至少一个MOSFET晶体管(如图7中PMOS晶体管702和PMOS晶体管704，图7中PMOS晶体管714，图7中NMOS晶体管724)用于在导电时，向该逻辑电路的MOSFET晶体管当中的至少一个其他MOSFET晶体管(例如，相应地，图7中PMOS晶体管706，图7中PMOS晶体管716，图7中NMOS晶体管720)提供串联电阻。其中，当存在串联电阻时，该串联电阻在使第一逻辑信号和第二逻辑信号相对于彼此具有不同上升时间和下降时间方面产生作用。
对于根据一些实施方式的一种说明性实施例，PMOS晶体管702，704向PMOS晶体管706提供的串联电阻(当PMOS晶体管706因VDD与第一相位调制载波信号PHP之差大于PMOS晶体管706的切换电压而导通时提供)使得PMOS晶体管706的导电慢于因PMOS晶体管714向PMOS晶体管716提供的串联电阻(当PMOS晶体管716因VDD/2与第二相位调制载波信号PHN之差大于PMOS晶体管716的切换电压而导通时提供)而产生的任何效应。如此，当第一和第二相位调制载波信号PHP，PHN同时分别从VDD降至VDD/2以及从VDD/2降至VSS时，PMOS晶体管706，716最终因PMOS晶体管706，716的栅源电压在绝对值上超出PMOS晶体管的阈值电压而导通且开始导电，从而分别向第一和第二逻辑信号LoutP，LoutN提供逻辑高电平(分别为VDD和VDD/2)。即使第一和第二逻辑信号LoutP，LoutN可例如一同分别从VDD/2和VSS开始上升且分别升至VDD和VDD/2(在该情形中，除了电压水平(例如见图9A)之外，相应输入信号PHP，PHN例如总体相同)，第一和第二逻辑信号的上升时间也将彼此相对不同(例如见图9B)。
对于根据一些实施方式的一种说明性实施例，鉴于NMOS晶体管708几乎无需克服从VDD/2至输出节点726这一输出路径中另一NMOS晶体管的串联电阻，因此NMOS晶体管724向NMOS晶体管720提供的串联电阻(当NMOS晶体管720因第二相位调制载波信号PHN与VSS之差大于NMOS晶体管720的切换电压而导通时提供)使得NMOS晶体管720的导电慢于NMOS晶体管708的导电(当NMOS晶体管708因第一相位调制载波信号PHP与VDD/2之差大于NMOS晶体管708的切换电压而导通时导电)。如此，当第一和第二相位调制载波信号PHP，PHN同时分别从VDD/2升至VDD以及从VSS升至VDD/2时，NMOS晶体管708，720最终因PMOS晶体管708，720的栅源电压在绝对值上超出NMOS晶体管的阈值电压而导通且开始导电，从而分别向第一和第二逻辑信号LoutP，LoutN提供逻辑低电平(分别为VDD/2和VSS)。即使第一和第二逻辑信号LoutP，LoutN可例如一同分别从VDD和VDD/2开始下降且分别降至VDD/2和VSS(在该情形中，除了电压水平之外，相应输入信号PHP，PHN例如总体相同，例如见图9A)，第一和第二逻辑信号的下降时间也将彼此相对不同(例如见图9B)。
图9B所示为逻辑信号LoutP和LoutN的一些例示仿真信号波形，以下对其进行详细描述。
在该例中，根据一些实施方式，DPA单元的第一电路(如图5第一电路502)可包括驱动电路(如图5驱动电路508或图7驱动电路800)。
在该例中，根据一些实施方式，驱动电路与逻辑电路连接。在一些实施方式中，驱动电路可用于接收第一逻辑信号和第二逻辑信号(如图5、图7或图8的逻辑信号LoutP和LoutN)。在一些实施方式中，驱动电路可进一步用于按照如下方式生成具有不同占空比的PMOS控制信号(如“PControl”，具体如图5或图8的PControl)以及NMOS控制信号(如“NControl”，具体如图5或图8的NControl)：根据第一逻辑信号和第二逻辑信号相对于彼此的不同上升时间和下降时间，PMOS控制信号的占空比超出NMOS控制信号的占空比。
在该例中，根据一些实施方式，驱动电路(如图7驱动电路800)可包括第一CMOS反相器(如包括图8中PMOS晶体管802和NMOS晶体管804的反相电路)以及第二CMOS反相器(如包括图8中PMOS晶体管806和NMOS晶体管808的反相电路)。在一些实施方式中，第一CMOS反相器可用于接收第一逻辑信号，并可用于生成PMOS控制信号。在一些实施方式中，第二CMOS反相器可用于接收第二逻辑信号，并可用于生成NMOS控制信号。
图9A至图9D为根据一些实施方式的数字功率放大单元各种电路的各种例示输入和输出信号的信号图。
图9A所示为相位调制载波信号PHP，PHN的一些例示仿真信号波形。
图9B所示为逻辑信号LoutP和LoutN的一些例示仿真信号波形。
图9C所示为PMOS和NMOS控制信号PControl，NControl的一些例示仿真信号波形。
图9D所示为放大调制载波信号DPAVOut的一种例示仿真信号波形。
以下，参考例如采用图9A至图9D例示仿真信号波形的图5中DPA单元500的例示电路实现形式(图7逻辑电路700，图8驱动电路800以及图6放大电路600)，对根据一些实施方式的一种非限制性说明实施例进行说明。
此外，如图4所示，在一些实施方式中，特定的放大单元对可用于以双轨并行的方式操作以及处理信号。上述非限制性说明实施例例如将第n对DPA单元DPAan 406an和DPAbn408bn作为根据一些实施方式的一种例示放大单元对和例示输入信号配置方式。根据该实施例，两个DPA单元406an，406bn当中的每一者均可实施为完全相同的单元，并可例如构造为按照基本相同的方式处理相同信号。
出于参考图9A至图9D的说明性实施例的目的，并参考图6至图8，(1)电源电压假设为大致如下：VDD＝3V，VSS＝0V，VDD/2＝1.5V；(2)DPA控制信号PHP，PHN，DPAON_P，DPAON_N，ACWP，ACWN假设为彼此成对，且具有相应的不同电压，例如，信号PHP，DPAON_P，ACWP的电压例如处于VDD～VDD/2(此处为3V～1.5V)范围，信号PHN，DPAON_N，ACWN的电压处于VDD/2～VSS(此处为1.5V～0V)范围；(3)当DPA单元500启用且选择性连入时，放大调制载波信号DPAVOut的电压范围可以为VDD～VSS(此处为3V～0V)。当然，该说明性实施例的电压值和电压水平仅为举例，还可使用除此之外的其他电压值和电压水平。
以上使用的信号值和信号范围仅为举例，旨在进一步详细地说明例示逻辑电路700、例示驱动电路800及例示放大电路600的某些特征，当然，应该理解的是，除此之外还可采用其他信号、对齐方式、电路实现形式及设计。
情形1：DPA单元未启用或DPA单元“关断”
图7逻辑电路700(根据图5中DPA单元500的逻辑电路506的一些实施方式的一种例示实现方式)可用于接收DPA控制信号PHP，PHN，DPAON_P，DPAON_N，ACWP，ACWN。
逻辑电路700包括用于以如图7所示各MOSFET的栅极接收“P”路径DPA控制信号PHP，ACWP及DPAON_P的上半MOSFET构造(串联PMOS晶体管706，704，702以及并联NMOS晶体管708，710，712)。该上半“P路径”MOSFET构造用于在输出节点726生成第一逻辑信号LoutP。
逻辑电路700包括用于以如图7所示各MOSFET的栅极接收“N”路径DPA控制信号PHN，ACWN及DPAON_N的下半MOSFET构造(PMOS晶体管716，714，718以及NMOS晶体管720，722，724)。该下半MOSFET构造用于在输出节点728生成第二逻辑信号LoutN。下半“N路径”MOSFET构造在电压为中点电源电压VDD/2(如1.5V)的节点730处与上半“P路径”MOSFET构造连接。
在一些实施方式中，例如取决于逻辑电路700的具体设计，使能信号DPAON_P和DPAON_N用于接通或关断DPA单元500。
进一步根据该说明性实施例，使能信号DPAON_P和DPAON_N彼此互为对方的反相形式，从而使得当第一使能信号DPAON_P为逻辑低电平时，第二使能信号DPAON_N为逻辑高电平；而当DPAON_P为逻辑高电平时，DPAON_N为逻辑低电平。
根据该说明性实施例，逻辑电路700可设计和构造为，当以下两条件均为真时，DPA单元500“关断”：(1)第一使能信号DPAON_P等于VDD(此处为3V或逻辑高电平)；(2)第二使能信号DPAON_N等于VSS(此处为0V或逻辑低电平)。
根据该说明性实施例，参考图7，当第一使能信号DPAON_P等于VDD(此处为3V或逻辑高电平)时，PMOS晶体管702截止，NMOS晶体管712导通，从而将上半“P路径”MOSFET构造的逻辑低电平(VDD/2，此处为1.5V)传递至输出节点726，以实现逻辑电路700上半“P路径”构造的逻辑信号LoutP的输出，大小为VDD/2(此处为1.5V)。
类似地，根据该说明性实施例，当第二使能信号DPAON_N等于VSS(此处为0V或逻辑低电平)时，NMOS晶体管724截止，PMOS晶体管718导通，从而将下半“N路径”MOSFET构造的逻辑高电平(VDD/2，此处为1.5V)传递至输出节点728，以实现逻辑电路700下半“N路径”构造的逻辑信号LoutN的输出，大小为VDD/2(此处为1.5V)。
在一些实施方式中，当使能信号DPAON_P，DPAON_N将DPA单元500禁用或关断时，其他DPA控制信号PHP，PHN，ACWP，ACWN的信号值对逻辑电路700或DPA单元500的输出信号无影响，从而使得此类控制信号可例如被视为“无关紧要”值。
根据该说明性实施例，参考图8，当DPA单元500关断时，图8驱动电路800接收到的输入逻辑信号LoutP，LoutN大小为VDD/2(此处为1.5V)，并使得(A)NMOS晶体管804截止且PMOS晶体管802导通，从而将逻辑高电平(VDD，此处为3V)传递至输出节点810，以产生大小为VDD(此处为3V)的PMOS控制输出信号PControl，并使得NMOS晶体管804截止；以及(B)PMOS晶体管806截止且NMOS晶体管808导通，从而将逻辑低电平(VSS，此处为0V)传递至输出节点812，以产生大小为VSS(此处为0V)的NMOS控制输出信号NControl。
根据该说明性实施例，参考图6，当DPA单元500被使能信号关断且禁用时，图6放大电路600接收到的PMOS控制信号PControl大小等于VDD(此处为3V)，而且PMOS晶体管602截止。类似地，图6放大电路600接收的NMOS控制信号NControl大小等于VSS(此处为0V)，且NMOS晶体管604截止。如此，输出信号DPAVOut浮动于中间值(如VDD/2)上，从而使得放大电路600输出端610处的放大调制载波信号DPAVOut不启用，且对图4组合放大调制载波信号VOUTa，VOUTb无贡献。此外，根据该说明性实施例，当DPA单元500关断且禁用时，极坐标收发器的接收放大器(如低噪声放大器(LNA)处理级)将无法感测到DPA单元500的负载电容(例如因负载电容器612浮动于中间值上)。
情形2：DPA单元启用或DPA单元接通
在一些实施方式中，例如取决于逻辑电路700的具体设计，使能信号DPAON_P和DPAON_N用于接通或关断DPA单元500。
进一步根据该说明性实施例，使能信号DPAON_P和DPAON_N彼此互为对方的反相形式，从而使得当第一使能信号DPAON_P为逻辑低电平时，第二使能信号DPAON_N为逻辑高电平；而当DPAON_P为逻辑高电平时，DPAON_N为逻辑低电平。
根据该说明性实施例，逻辑电路700可设计和构造为，当以下两条件均为真时，DPA单元500“接通”：(1)第一使能信号DPAON_P等于VDD/2(此处为1.5V或逻辑高电平)；(2)第二使能信号DPAON_N等于VDD/2(此处为1.5V或逻辑高电平)。
根据该说明性实施例，参考图7，当第一使能信号DPAON_P等于VDD/2(此处为1.5V或逻辑低电平)时，NMOS晶体管712截止(由于NMOS晶体管712与并联的NMOS晶体管708，710并联，因此NMOS晶体管712事实上“脱离”于电路之外，并被视为开路)，PMOS晶体管702导通，从而产生针对串联PMOS晶体管704，706的串联电阻。所得上半“P路径”MOSFET构造的有效电路为在节点726处连接于两个并联NMOS晶体管708，710的两个串联PMOS晶体管704，706(存在源自PMOS晶体管702的串联电阻)。
类似地，根据该说明性实施例，当第二使能信号DPAON_N等于VDD/2(此处为1.5V或逻辑高电平)时，PMOS晶体管718截止(由于PMOS晶体管718与串联PMOS晶体管714，716并联，PMOS晶体管718事实上“脱离”于电路之外，并被视为开路)，NMOS晶体管724导通，从而产生针对对应NMOS晶体管720，722的串联电阻。所得下半“N路径”MOSFET构造的有效电路为在节点728处连接于两个并联NMOS晶体管720，722(存在源自NMOS晶体管724的串联电阻)的两个串联PMOS晶体管714，716。
根据一些实施方式，在该说明性实施例中，参考图8，当DPA单元500由使能信号接通且启用时，图8驱动电路800接收的输入逻辑信号LoutP，LoutN以及后续信号值(如PMOS控制信号PControl、NMOS控制信号NControl以及DPAVOut)可一般取决于DPA控制信号PHP，PHN，ACWP，ACWN。
情形2A：DPA单元启用或DPA单元接通，而且ACW设置为选择性断开DPA单元。
在一些实施方式中，例如取决于逻辑电路700的具体设计，ACW信号ACWP和ACWN用于例如通过选择性连入或选择性断开特定DPA单元500而对DPA(如DPA 400)增益的设置贡献自身的作用。
在一些实施方式中，ACW信号ACWP和ACWN具有不同电压范围，但在其他方面可完全相同。根据该说明性实施例，信号ACWP可处于VDD～VDD/2(此处为3V～1.5V)范围，信号ACWN可处于VDD/2～VSS(此处为1.5V～0V)范围。根据该说明性实施例，ACW信号ACWN和ACWP彼此相同，从而使得当第一ACW信号ACWP为逻辑低电平时，第二ACW信号ACWN也为逻辑低电平；ACWP为逻辑高电平时，ACWN也为逻辑高电平。
进一步根据该说明性实施例，逻辑电路700可设计和构造为，在DPA单元500由第一和第二使能信号DPAON_P和DPAON_N启用后(总体如情形2)，当以下两条件均为真时，DPA单元500由ACW信号选择性断开：(1)第一ACW信号ACWP等于VDD(此处为3V或逻辑高电平)；(2)第二ACW信号ACWN等于VDD/2(此处为1.5V或逻辑高电平)。
根据该说明性实施例，参考图7逻辑电路700的上半“P路径”MOSFET构造，当第一使能信号DPAON_P等于VDD/2(此处为1.5V或逻辑低电平)时，所得上半“P路径”MOSFET构造的有效电路为在节点726处与两个并联NMOS晶体管708，710连接的两个串联PMOS晶体管704，706(存在源自PMOS晶体管702的串联电阻)。通过根据该说明性实施例的这一有效电路(其中，DPA单元500启用)，参考图7，当第一ACW信号ACWP等于VDD(此处为3V或逻辑高电平)时，PMOS晶体管704截止，NMOS晶体管710导通，从而将上半“P路径”MOSFET构造的逻辑低电平(VDD/2，此处为1.5V)传递至输出节点726，以实现逻辑电路700上半“P路径”构造的逻辑信号LoutP的输出，大小为VDD/2(此处为1.5V)。
类似地，根据该说明性实施例，参考图7逻辑电路700的下半“N路径”MOSFET构造，当第二使能信号DPAON_N等于VDD/2(此处为1.5V或逻辑高电平)时，所得下半“N路径”MOSFET构造的有效电路为在节点728处与两个并联NMOS晶体管720，722(存在源自NMOS晶体管724的串联电阻)连接的两个串联PMOS晶体管714，716。通过根据该说明性实施例的这一有效电路(其中，DPA单元500启用)，参考图7，当第二ACW信号ACWN等于VDD/2(此处为1.5V或逻辑高电平)时，PMOS晶体管714截止，NMOS晶体管722导通，从而将下半“N路径”MOSFET构造的逻辑低电平(VSS，此处为0V)传递至输出节点728，以实现逻辑电路700下半“N路径”构造的逻辑信号LoutN的输出，大小为VSS(此处为0V)。
根据该说明性实施例，参考图8，当DPA单元500由使能信号启用，但同时被ACW信号选择性断开(如情形2A)时，图8驱动电路800接收的输入逻辑信号LoutP，LoutN分别为VDD/2(此处为1.5V)和VSS(此处为0V)。大小为VDD/2(此处为1.5V)的输入逻辑信号LoutP使得NMOS晶体管804截止，并使得PMOS晶体管802导通，从而将逻辑高电平(VDD，此处为3V)传递至输出节点810，以实现大小为VDD(此处为3V)的PMOS控制输出信号PControl。大小为VSS(此处为0V)的输入逻辑信号LoutN使得NMOS晶体管808截止，并使得PMOS晶体管806导通，从而将逻辑高电平(VDD/2，此处为1.5V)传递至输出节点812，以实现大小为VDD/2(此处为1.5V)的NMOS控制输出信号NControl。
根据该说明性实施例，参考图6，当DPA单元500由使能信号启用，但同时被ACW信号选择性断开(如情形2A)时，图6放大电路600接收的PMOS控制信号PControl等于VDD(此处为3V)，且PMOS晶体管602截止。根据该说明性实施例，图6放大电路600接收的NMOS控制信号NControl等于VDD/2(此处为1.5V)，且NMOS晶体管604导通，从而使得NMOS晶体管608同样导通。如此，逻辑低电平(VSS，此处为0V)被传递至输出节点610(从负载电容器612至逻辑低电平VSS的放电电流)，从而使得放大电路600输出端610的放大调制载波信号DPAVOut(来自选择性断开的DPA单元500)有效处于逻辑低电平，而且对组合放大调制载波信号VOUTa，VOUTb无贡献。
情形2B：DPA单元启用或DPA接通，而且ACW设置为选择性连入DPA单元；PH信号波形示例。
在一些实施方式中，图7逻辑电路700接收的相位调制载波信号PHP，PHN包括与待由例示DPA单元500放大的信号的相位相关的调制信息。
在一些实施方式中，例如取决于逻辑电路700的具体设计，相位调制载波信号PHP和PHN具有不同电压范围，但在其他方面可完全相同。例如，信号PHP可处于VDD～VDD/2(如3V～1.5V)范围，信号PHN可处于VDD/2～VSS(如1.5V～0V)。根据该说明性实施例，相位调制载波信号PHP，PHN彼此相同，从而使得当第一相位调制载波信号PHP为逻辑低电平时，第二相位调制载波信号PHN也处于逻辑低电平；当PHP为逻辑高电平时，PHN也处于逻辑高电平。
图9A所示为相位调制载波信号PHP，PHN的一些例示仿真信号波形。第一相位调制载波信号PHP的电压值以右手纵轴衡量，范围大致为3V～1.5V。第二相位调制载波信号PHN的电压值以左手纵轴衡量，范围大致为1.5V～0V。如图9A所示，根据仿真结果，第一和第二相位调制载波信号PHP，PHN为彼此基本相同(具有相同幅度和相位)但电平相对偏移的形式。
进一步根据该说明性实施例，逻辑电路700可设计和构造为，在DPA单元500由第一和第二使能信号DPAON_P和DPAON_N启用后(总体如情形2)，当以下两条件均为真时，DPA单元500由ACW信号选择性连入：(1)第一ACW信号ACWP等于VDD/2(如1.5V或逻辑低电平)；第二ACW信号ACWN等于VSS(如0V或逻辑低电平)。
根据该说明性实施例，参考图7逻辑电路700的上半“P路径”MOSFET构造，当第一使能信号DPAON_P等于VDD/2(此处为1.5V或逻辑低电平)时，所得上半“P路径”MOSFET构造的有效电路为在节点726处与两个并联NMOS晶体管708，710连接的两个串联PMOS晶体管704，706(存在源自PMOS晶体管702的串联电阻)。通过根据该说明性实施例的这一有效电路(其中，DPA单元500启用)，参考图7，当第一ACW信号ACWP等于VDD/2(此处为1.5V或逻辑低电平)时，NMOS晶体管710截止(由于NMOS晶体管710与剩余NMOS晶体管708并联，NMOS晶体管710事实上“脱离”于电路之外，并被视为开路)，PMOS晶体管704导通，从而与PMOS晶体管702一道生成针对PMOS晶体管706的额外串联电阻。所得上半“P路径”MOSFET构造的有效电路为在节点726处与NMOS晶体管708(由于对应NMOS晶体管710，712均截止，因此事实上无需克服源自另一NMOS晶体管的串联电阻)连接的PMOS晶体管706(存在源自PMOS晶体管702，704的串联电阻)。
根据该说明性实施例，参考图7逻辑电路700的下半“N路径”MOSFET构造，当第二使能信号DPAON_N等于VDD/2(此处为1.5V或逻辑高电平)时，所得下半“N路径”MOSFET构造的有效电路为在节点728处与两个并联NMOS晶体管720，722(存在源自NMOS晶体管724的串联电阻)连接的两个串联PMOS晶体管714，716。通过根据该说明性实施例的这一有效电路(其中，DPA单元500启用)，参考图7，当第二ACW信号ACWN等于VSS(此处为0V或逻辑低电平)，NMOS晶体管722截止(由于NMOS晶体管710与NMOS晶体管720并联，因此NMOS晶体管722事实上“脱离”于电路之外，并被视为开路)，PMOS晶体管714导通，从而产生针对PMOS晶体管716的串联电阻。所得下半“N路径”MOSFET构造的有效电路为在节点728处与NMOS晶体管720(存在源自NMOS晶体管724的串联电阻)连接的PMOS晶体管716(存在源自PMOS晶体管714的串联电阻)。
出于该说明性实施例的目的且根据该说明性实施例，假设使能信号DPAON_P，DPAON_N和ACW信号ACWP，ACWN具有相对稳定的状态值，可例如通过针对例示DPA单元500启用且选择性连入的情形2B的图9A至图9D例示仿真信号波形，对图5中DPA单元500的例示电路实现形式(图7逻辑电路700、图8驱动电路800及图6放大电路600)的操作进行描述。
在上述条件下，根据该说明性实施例，逻辑电路700的上半“P路径”构造和下半“N路径”构造构成如上所述的各有效电路。
根据该说明性实施例，当含有图7逻辑电路700例示实现方式的例示DPA单元500启用且选择性连入时：(A)所得上半“P路径”构造的有效电路缩减成针对PMOS晶体管706和NMOS晶体管708的栅极输入端所接收的相位调制载波信号PHP的CMOS反相器(由晶体管706，708构成)，从而使得(在各值稳定时)该有效电路在输出节点726处的逻辑输出信号LoutP为相位调制载波信号PHP的反相值；(B)所得下半“N路径”构造的有效电路缩减成针对PMOS晶体管716和NMOS晶体管720的栅极输入端所接收的相位调制载波信号PHN的CMOS反相器(由晶体管716，720构成)，从而使得(在各值稳定时)该有效电路在输出节点728处的逻辑输出信号LoutN为相位调制载波信号PHN的局部反相值。
图9B所示为逻辑信号LoutP和LoutN的一些例示仿真信号波形。第一逻辑信号LoutP的电压值以右手纵轴衡量，范围大致为3V～1.5V。第二逻辑信号LoutN的电压值以左手纵轴衡量，范围大致为1.5V～0V。根据仿真结果，如图9B所示，第一和第二逻辑信号LoutP和LoutN趋向于为相位和幅度大致相同但相对于彼此具有不同信号跃迁时间/上升和下降时间的相同逻辑值(电平彼此偏移)。
根据该说明性实施例，在一些实施方式中，由于初始相位调制载波信号PHP和PHN针对其各自的电压范围彼此相同，而且由于情形2B中逻辑电路700的上半“P路径”和下半“N路径”构造的有效电路的主要作用在于将这些输入相位调制载波信号在逻辑上反相，因此逻辑电路700的逻辑输出信号LoutP和LoutN最终达到彼此类似的逻辑高电平和低电平，但与此同时，逻辑电路700的设计使得逻辑输出信号LoutP和LoutN在相对信号跃迁时间上产生差异。如上所述，而且如下文中进一步描述，逻辑电路700的具体设计在DPA单元500启用且选择性连入时设计为向不同的导电PMOS和NMOS晶体管提供串联电阻，从而使得即使在当“P路径”(第一相位调制载波信号PHP)和“N路径”(第二调制载波信号PHN)的输入信号相同时，输出逻辑信号LoutP(“P路径”输出)和LoutN(“N路径”输出)分别具有不同的上升和下降时间。在一些实施方式中，如上所述，除了逻辑电路700的具体逻辑设计之外，还可在布局方面例如对相对晶体管尺寸进行调整，以从而对逻辑电路700的具体逻辑设计以及待由DPA单元500处理的后续信号的信号时序产生影响。
根据该说明性实施例，接收逻辑信号LoutP和LoutN的图8驱动电路800可分别有效生成作为此两逻辑信号的有效反相值的PMOS和NMOS控制信号PControl和NControl，以下将例如参考图9B至图9C对此进行进一步详细描述。
根据该说明性实施例，在DPA单元500启用且选择性连入的情形中，当第一逻辑信号LoutP为逻辑高电平VDD(此处为3V)时，第二逻辑信号LoutN将相应为逻辑高电平VDD/2(此处为1.5V)。如此，PMOS晶体管802截止，NMOS晶体管804导通，从而将逻辑低电平VDD/2(此处为1.5V)作为PMOS控制信号PControl传递至输出节点810。与此同时，PMOS晶体管806截止，NMOS晶体管导通，从而将逻辑低电平VSS(此处为0V)作为NMOS控制信号NControl传递至输出节点812。
根据该说明性实施例，在DPA单元500启用且选择性连入的情形中，当第一逻辑信号LoutP为逻辑低电平VDD/2(此处为1.5V)时，第二逻辑信号LoutN将相应为逻辑低电平VSS(此处为0V)。如此，NMOS晶体管804截止，PMOS晶体管802导通，从而将逻辑高电平VDD(此处为3V)作为PMOS控制信号PControl传递至输出节点810。与此同时，NMOS晶体管808截止，PMOS晶体管806导通，从而将逻辑高电平VDD/2(此处为1.5V)作为NMOS控制信号NControl传递至输出节点812。
图9C所示为PMOS和NMOS控制信号PControl，NControl的一些例示仿真信号波形。PMOS控制信号PControl的电压值以右手纵轴衡量，范围大致为3V～1.5V。NMOS控制信号NControl的电压值以左手纵轴衡量，范围大致为1.5V～0V。根据仿真结果，如图9C所示，PMOS和NMOS控制信号PControl，NControl趋向于为幅度大致相同但例如因设计方面的因素而具有不同占空比的相同逻辑值(电平彼此偏移)。所述不同占空比例如使上升和下降逻辑跃迁的相对对齐方式能够防止放大电路600的PMOS晶体管602和NMOS晶体管604同时导通且导电。
根据该说明性实施例，当DPA单元500启用且选择性连入时，接收PMOS和NMOS控制信号PControl和NControl(两个输入信号)的图6放大电路600在输出端610有效生成作为PControl和NControl信号有效反相值(但电压范围为从逻辑高电平VDD(此处为3V)至逻辑低电平VSS(此处为0V)的完整范围)的放大调制载波信号DPAVOut(一个输出信号)，以下将例如参考图9C至图9D对此进行进一步详细描述。
根据该说明性实施例，参考图6放大电路600，PControl输入信号用作PMOS晶体管602的控制信号，以使得：当PControl为VDD(此处为3V的逻辑高电平)时，PMOS晶体管602截止，当PControl为VDD/2(此处为1.5V的逻辑低电平)时，PMOS晶体管602导通且导电，从而对电容器612进行充电，并在节点610处输出上述VDD(此处为3V的逻辑高电平)的DPAVOut。
根据该说明性实施例，参考图6放大电路600，NControl输入信号用作NMOS晶体管604的控制信号，以使得：当NControl为VDD/2(此处为1.5V的逻辑高电平)时，NMOS晶体管604导通且导电，从而将电容器612放电至逻辑低电平，以将输出电压DPAVOut降至VSS(此处为0V的逻辑低电平)；当NControl为VSS(此处为0V的逻辑高电平)时，NMOS晶体管604截止。
图9D所示为放大调制载波信号DPAVOut的例示仿真信号波形。放大调制载波信号DPAVOut的电压值以左手纵轴衡量，范围大致为3V～0V。
根据该说明性实施例，由于当DPA单元500启用且选择性连入时，PMOS控制信号PControl和NMOS控制信号NControl在设计上有效稳定至相同的值(除了例如在不同时间具有不同占空比和逻辑跃迁)，以例如使得当一者为逻辑低电平时，另一者不为逻辑高电平，且反之亦然，因此PMOS晶体管602和NMOS晶体管604还在设计上从不同时导通，因而也不同时导电，从而确保不发生电流浪费(或者，至少最大程度减少电流浪费)。
出于该说明性实施例的目的且根据该说明性实施例，假设使能信号DPAON_P，DPAON_N和ACW信号ACWP，ACWN具有相对稳定的状态值，可例如通过针对例示DPA单元500启用且选择性连入的情形2B的图9A至图9D例示仿真信号波形，对图5中DPA单元500的例示电路实现形式(图7逻辑电路700、图8驱动电路800及图6放大电路600)的操作进行描述。
信号处理实施例1：相位调制载波信号PHP，PHN(从逻辑低电平至逻辑高电平)
首先参考图9A和图7，图7逻辑电路700接收的第一和第二例示仿真相位调制载波信号PHP，PHN为如图9A所示彼此基本相同(具有相同的幅度和相位)但电平相对偏移的形式，其中，电压值分别如右手纵轴和左手纵轴所示。图9A(以及图9B至图9D)横轴表示仿真时间(t)，范围为40.0～41.0纳秒(ns，10-9秒)。以下例如结合本说明性实施例所述时间值(和电压值)以图9A至图9D中信号波形图为依据进行估计，并非确切的仿真时间值(或电压值)。此外，为了便于说明，“大致”、“大约”或“左右”一词可置于任何下述时间值(电压值)之前。该说明性实施例的电源电压值设置为(或大约为)VDD＝3V，VDD/2＝1.5V，和VSS＝0V，但是当然也可使用其他电源电压值以及信号电压范围和信号电压值。需要明确的是，图9A至图9D所示信号波形为非限制性例示仿真信号，旨在说明根据一些实施方式的图5中DPA单元500例示电路实现形式(图7逻辑电路700、图8驱动电路800以及图6放大电路600)的例示操作。
举例而言，在t＝40.2ns的稍前时间点上，相位调制载波信号PHP，PHN均为逻辑低值(此处分别为VDD/2＝1.5V和VSS＝0V左右)，从而使得(参考图7逻辑电路700)PMOS晶体管706导通，NMOS晶体管708截止，PMOS晶体管716导通，NMOS晶体管720截止。如此，在t＝40.2ns的稍前时间点上，节点726，728处的LoutP和LoutN为逻辑高值(此处分别为VDD＝3V和VDD/2＝1.5V左右)，或者接近这些值(见图9B，在t＝40.2ns的稍前时间点上，LoutP＝2.8V且LoutN＝1.5V)。
在t＝40.24ns时，相位调制载波信号PHP，PHN均开始自逻辑低值向逻辑高值上升(此处分别为VDD＝3V和VDD/2＝1.5V)。在该上升期间，在t＝40.28ns的稍后时间点上，相位调制载波信号PHP，PHN分别开始超出2.0V和0.5V两值。当PHP信号在t＝40.28ns的稍后时间点上开始超出2.0V时，NMOS晶体管708的栅源电压(Vgs)(栅极输入电压与源极节点730电压之差)开始超出NMOS晶体管708的NMOS晶体管阈值电压Vtn(Vgs＝PHP-(VDD/2)>Vtn)(为了便于说明，在该说明性实施例的描述中，假设所有NMOS晶体管的该电压为0.5V)，从而使得NMOS晶体管708导通并开始导电(在t＝40.28ns时，PMOS晶体管706仍为导通状态，但是随着PHP信号在t＝40.31ns时开始超出2.4V，PMOS晶体管706开始截止(假设PMOS晶体管阈值电压Vtp＝-0.6V；为了便于说明，在该说明性实施例的描述中，假设所有PMOS晶体管的该电压为0.5V))。当然，应该理解的是，上述阈值电压假设值为例示说明值，根据设计选择(如晶体管几何结构和/或操作条件的选择)，也可使用其他阈值电压。当PHN信号在t＝40.28ns的稍后时间点开始超出0.5V时，NMOS晶体管720的栅源电压(Vgs)(栅极输入电压与源极节点732电压之差)开始超出NMOS晶体管720的NMOS阈值电压Vtn(0.5V)(Vgs＝PHN-(VSS)>Vtn)，从而使得NMOS晶体管720导通并开始导电(在t＝40.28ns时，PMOS晶体管716仍为导通状态，但是随着PHN信号在t＝40.31ns时开始超出0.9V，PMOS晶体管716开始截止(假设PMOS晶体管阈值电压Vtp＝-0.6V)。
在仅比t＝40.28ns稍微靠后的t＝40.29ns时，参考图9B，随着NMOS晶体管708和720导通且开始导电并吸取分别接收逻辑信号LoutP和LoutN的(图8驱动电路800的)驱动电路晶体管802，804和806，808提供的输入栅极电容的放电电流，图7逻辑电路700的输出逻辑信号LoutP和LoutN开始自逻辑高值(LoutP＝3V和LoutN＝1.5V)向逻辑低值下降。
在该说明性实施例中，根据一些实施方式，逻辑电路700设计用于使逻辑信号LoutP和LoutN具有不同的下降时间(及上升时间)。举例而言，LoutP信号在40.29ns至40.4ns的时间内从逻辑高电平降至逻辑低电平，而LoutN信号从40.29ns至40.5ns的时间内从逻辑高电平降至逻辑低电平，其中，LoutP信号的下降速度远快于LoutN信号。根据该说明性实施例，如以上例如参考图7逻辑电路700所述，在DPA单元500例示实现方式启用且选择性连入(如情形2B)的情形下，逻辑信号LoutP，LoutN下降时间产生差异的原因至少部分分别在于NMOS晶体管708和720需克服的串联电阻的差异。在NMOS晶体管708导通且开始导电后，NMOS晶体管708无需克服源自该NMOS晶体管708从节点730处的VDD/2至输出节点726处的LoutP信号的导电路径中另一NMOS晶体管的串联电阻。与此相对，在NMOS晶体管720导通且开始导电后，NMOS晶体管720需克服NMOS晶体管708导电路径(从VSS至输出节点728处的LoutN信号)中由VSS与节点732之间处于导电状态的NMOS晶体管724(在情形2B中，由使能信号DPAON_N导通)提供的串联电阻。因此，相对而言，在例如假设几何结构和操作条件相同时，如图9B所示，NMOS晶体管720(“NSLOW”)的导电慢于NMOS晶体管708(“NFAST”)，从而使得逻辑信号LoutP的下降时间短于逻辑信号LoutN。
根据该说明性实施例，参考图9B和图9C，图7逻辑电路700内NMOS晶体管708，720导电路径中串联电阻差异所致逻辑信号LoutP，LoutN下降时间的不同对图8驱动电路800生成的PMOS和NMOS控制信号PControl，NControl具有影响。在一些实施方式中，如图9C例示信号波形PControl，NControl所示，逻辑信号LoutP，LoutN的不同下降时间(及上升时间)使得PMOS和NMOS控制信号PControl，NControl具有不同的占空比。PMOS和NMOS控制信号PControl，NControl的不同占空比(由逻辑电路700和输出逻辑信号LoutP，LoutN控制)使得PControl和NControl彼此之间按照如下方式对齐：图6放大电路600中分别用于接收PControl和NControl的PMOS和NMOS晶体管602，604不同时导电，因此不相互重叠。
根据该说明性实施例，如上所述，在仅比t＝40.28ns稍微靠后的t＝40.29ns时，参考图9B，随着NMOS晶体管708和720导通并开始导电，图7逻辑电路700的输出逻辑信号LoutP和LoutN开始自逻辑高值(LoutP＝3V和LoutN＝1.5V)向逻辑低值下降。举例而言，LoutP信号在40.29ns至40.4ns的时间内从逻辑高电平降至逻辑低电平，而LoutN信号在40.29ns至40.5ns的时间内从逻辑高电平至逻辑低电平，其中LoutP信号的下降远远快于LoutN信号。
参考图9B，在逻辑信号LoutP和LoutN的上述向逻辑低值(此处分别为VDD/2＝1.5V和VSS＝0V左右)下降的过程中，图8驱动电路800接收的逻辑信号LoutP和LoutN开始分别降至2.4V和0.9V两值以下。当驱动电路800的PMOS晶体管802接收的LoutP信号在t＝40.325ns的稍后时间点上降至2.4V以下后，PMOS晶体管802的栅源电压(Vgs)(栅极输入电压与源极电压VDD之差)绝对值开始超出PMOS晶体管802的PMOS晶体管阈值电压Vtp(-0.6V)的绝对值(Vgs＝|LoutP-VDD|>|Vtp|)，从而使得PMOS晶体管802导通并开始导电(在t＝40.325ns时，NMOS晶体管804仍为导通状态，但是随着LoutP信号在t＝40.345ns时开始降至2.0V以下，NMOS晶体管804开始截止(NMOS晶体管阈值电压Vtn为0.5V))。当驱动电路800的PMOS晶体管806接收的LoutN信号在t＝40.35ns的稍后时间点上降至0.9V以下后，PMOS晶体管806的栅源电压(Vgs)(栅极输入电压与源极电压VDD/2之差)的绝对值开始超出PMOS晶体管806的PMOS晶体管阈值电压Vtp(-0.6V)的绝对值(Vgs＝|LoutN-VDD/2|>|Vtp|)，从而使得PMOS晶体管806导通并开始导电(在t＝40.35ns时，NMOS晶体管808仍为导通状态，但是随着LoutN信号在t＝40.375ns时开始降至0.5V以下，NMOS晶体管808开始截止(NMOS晶体管阈值电压Vtn为0.5V))。
在仅比t＝40.325ns稍微靠后的t＝40.335ns时，参考图9C，随着PMOS晶体管802(响应逻辑信号LoutP值的下降而)导通且开始导电，图8驱动电路800的PMOS控制信号PControl开始自逻辑低值(VDD/2＝1.5V)向逻辑高值(VDD＝3V)上升，并提供对接收PMOS控制信号PControl的(图6放大电路600的)放大电路PMOS晶体管602提供的输入栅极电容进行充电的电流。
在仅比t＝40.35ns稍微靠后的t＝40.355ns时，参考图9C，随着PMOS晶体管806(响应逻辑信号LoutN值的下降)导通且开始导电，图8驱动电路800的NMOS控制信号NControl开始自逻辑低值(VSS＝0V)向逻辑高值(VDD/2＝1.5V)上升，并提供对接收NMOS控制信号NControl的(图6放大电路600的)放大电路NMOS晶体管604提供的输入栅极电容进行充电的电流。
在该说明性实施例中，根据一些实施方式，逻辑电路700设计用于使逻辑信号LoutP和LoutN具有不同的下降时间(及上升时间)(例如，见图9B)，从而实现对驱动电路800生成的PMOS和NMOS控制信号PControl，NControl(例如，见图9C)的配置和对齐。
例如，当逻辑信号LoutP和LoutN均从逻辑高电平向逻辑低电平下降时，逻辑信号LoutP的下降快于逻辑信号LoutN。如此，对PMOS和NMOS控制信号PControl，NControl的相应作用和影响为，此两信号以相应方式从逻辑低电平向逻辑高电平上升，而且PControl信号开始上升的时间(t＝40.335ns)早于NControl信号开始上升的时间(t＝40.355ns)，PControl信号完成上升的时间(如t＝40.385ns)早于NControl信号完成上升的时间(如t＝40.41ns)。虽然PControl和NControl信号的上升时间彼此相当，但由于逻辑信号LoutP的下降快于逻辑信号LoutN，因此PControl信号先上升，从而使得PMOS晶体管802早于PMOS晶体管806导通。如此，使得节点810在节点812开始移向逻辑高电平(VDD/2)之前开始移向逻辑高电平(VDD)。
根据该说明性实施例，在PMOS控制信号PControl上升过程中，PControl信号设置为在NControl信号上升且达到NMOS晶体管604的“导通”电压之前，该PControl信号先达到PMOS晶体管602的“截止”电压。PControl和NControl信号的这一相对信号上升跃迁条件(以及相应的信号下降跃迁条件)使得PMOS晶体管602和NMOS晶体管604不同时导通或导电。
在该说明性实施例未说明且图9C未示出的一些实施方式中，PMOS和NMOS控制信号PControl和NControl可按照其他方式对齐，以例如使得(在信号上升跃迁期间)PControl信号可设置为在与NControl信号上升且达到NMOS晶体管604的“导通”电压的相同或相近时间上，上升且达到PMOS晶体管602的“截止”电压。如此，举例而言，晶体管602，604始终既不同时“导通”，也不同时“截止”。作为另一例，在信号上升跃迁期间，PControl信号可设置为在NControl信号上升且达到NMOS晶体管604的“导通”电压的稍后时间点上，上升且达到PMOS晶体管602的“截止”电压。如此，举例而言，晶体管602，604仅短暂地或在短时间内同时导通，从而使得晶体管602，604同时导通的时间虽然并不是不存在，但是仍获得最大程度的减小(或至少变得极短)。
回到本说明性实施例，在PMOS控制信号PControl上升过程中，PControl信号设置为在NControl信号上升且达到NMOS晶体管604的“导通”电压之前，该PControl信号先达到PMOS晶体管602的“截止”电压。PControl和NControl信号这一相对信号上升跃迁条件(以及相应的信号下降跃迁条件)使得PMOS晶体管602和NMOS晶体管604不同时导通或导电。
根据该说明性实施例，参考图9C、图6及图9D，当t＝40.3ns时，PMOS控制信号PControl为逻辑低电平(VDD/2＝1.5V)，且PMOS晶体管602导通。当t＝40.3ns时，NMOS控制信号NControl也为逻辑低电平(VSS＝0V)，且NMOS晶体管604截止。由于仅PMOS晶体管602导通且导电(是指晶体管602，604当中的晶体管602导通；在该时间点上，PMOS晶体管606也处于导通状态)，因此电容器612在输出节点610充电至逻辑高电平(VDD＝3V)，而且如图9D所示，在t＝40.3ns时，放大调制载波信号DPAVOut处于逻辑高电平(VDD＝3V)。
根据该说明性实施例，参考图9C、图6及图9D，在t＝40.335ns时，放大电路600的PMOS晶体管602接收的PMOS控制信号PControl开始自逻辑低值(VDD/2＝1.5V)上升。与此同时，PMOS晶体管602保持导通，NMOS晶体管604保持截止(NControl仍处于逻辑低电平)，放大调制载波信号DPAVOut处于逻辑高电平。
根据该说明性实施例，参考图9C、图6及图9D，在t＝40.355ns时，放大电路600的NMOS晶体管604接收的NMOS控制信号NControl开始自逻辑低值(VSS＝0V)上升(PMOS控制信号PControl仍旧处于上升状态且大致为1.96V)。PMOS晶体管602保持导通，NMOS晶体管604保持截止，放大调制载波信号DPAVOut处于逻辑高电平。
根据该说明性实施例，参考图9C、图6及图9D，在t＝40.365ns的稍后时间点，PMOS控制信号PControl开始升至2.4V以上，从而使得PMOS晶体管602的栅源电压(Vgs)(栅极输入电压与源极电压VDD之间)的绝对值开始降至PMOS晶体管602的PMOS晶体管阈值电压Vtp(-0.6V)绝对值以下(Vgs＝|PControl-VDD|<|Vtp|)，而且PMOS晶体管602开始截止，并停止导电(此时，NMOS控制信号NControl仍处于上升状态，而且大致为0.2V)。此外，NMOS晶体管604保持截止(需要注意的是，此时，晶体管602，604同时处于截止状态)，而且放大调制载波信号DPAVOut为逻辑高电平。
根据该说明性实施例，参考图9C、图6及图9D，在t＝40.375ns的稍后时间点，NMOS控制信号NControl开始超出0.5V，从而使得NMOS晶体管604的栅源电压(Vgs)(栅极输入电压与源极电压VSS之差)开始超出NMOS晶体管604的NMOS阈值电压Vtn(0.5V)(Vgs＝NControl-(VSS)>Vtn)，而且NMOS晶体管604导通并开始导电。与此同时，PMOS晶体管602保持截止，而PControl信号仍旧处于上升状态且大致为2.65V。此外，放大调制载波信号DPAVOut仍处于逻辑高电平，而NMOS晶体管604刚刚开始导电。
根据该说明性实施例，参考图9C、图6及图9D，在仅比t＝40.375ns稍微靠后的t＝40.38ns时，随着NMOS晶体管604(响应NMOS控制信号NControl值的上升)导通且开始导电，放大调制载波信号DPAVOut开始自逻辑高值(VDD＝3V)向逻辑低值(VSS＝0V)下降(最终在t＝40.45ns时降至该值)，并吸取电流，以对负载电容器612进行放电，从而最终(例如，随NControl在t＝40.44ns时达到逻辑高电平VDD/2＝1.5V)将输出节点610(及DPAVOut)从逻辑高电平(t＝40.375ns时)降至逻辑低电平(t＝40.45ns时)。在该时间段内，PMOS晶体管602保持截止。
根据该说明性实施例，参考图9C、图6及图9D，当t＝40.5ns时，PMOS控制信号PControl达到且处于逻辑高电平(VDD＝3V)，且PMOS晶体管602保持截止。当t＝40.5ns时，NMOS控制信号NControl达到且处于逻辑高电平(VDD＝1.5V)，且NMOS晶体管604保持导通。由于仅NMOS晶体管604导通且导电(是指晶体管602，604当中的晶体管604导通；在该时间点上，NMOS晶体管608也处于导通状态)，因此电容器612此时在输出节点610处完全放电至逻辑低电平(VSS＝0V)，并保持该逻辑低电平。此外，如图9D所示，在t＝40.5ns时，放大调制载波信号DPAVOut处于逻辑低电平(VSS＝0V)。需要再次注意的是，DPAVOut(依据图9D所示例示信号波形)具有3V～0V的全电压摆幅以及50％的占空比。
需要注意的是，在该说明性实施例的PMOS和NMOS控制信号PControl，NControl的信号上升跃迁部分，PMOS晶体管602和NMOS晶体管604从不同时导通和导电。此外，晶体管602，604仅短暂地同时截止。或者，在其中一个晶体管导通时，另一晶体管截止。
信号处理实施例2：相位调制载波信号PHP，PHN(从逻辑高电平至逻辑低电平)
首先，参考图9A和图7，图7逻辑电路700接收的第一和第二例示仿真相位调制载波信号PHP，PHN为如图9A所示彼此基本相同(具有相同的幅度和相位)但电平相对偏移的形式，其中，电压值分别如右手纵轴和左手纵轴所示。图9A(以及图9B至图9D)横轴表示仿真时间(t)，范围为40.0～41.0纳秒(ns，10-9秒)。以下例如结合本说明性实施例所述时间值(和电压值)以图9A至图9D中信号波形图为依据进行估计，并非确切的仿真时间值(或电压值)。此外，为了便于说明，“大致”、“大约”或“左右”一词可置于任何下述时间值(电压值)之前。该说明性实施例的电源电压值设置为(或大约为)VDD＝3V，VDD/2＝1.5V，和VSS＝0V，但是当然也可使用其他电源电压值以及信号电压范围和信号电压值。需要明确的是，图9A至图9D所示信号波形为非限制性例示仿真信号，旨在说明根据一些实施方式的图5中DPA单元500例示电路实现形式(图7逻辑电路700、图8驱动电路800以及图6放大电路600)的例示操作。
举例而言，在t＝40.4ns的稍前时间点上，相位调制载波信号PHP，PHN均为逻辑高值(此处分别为VDD＝3V和VDD/2＝1.5V左右)，从而使得(参考图7逻辑电路700)PMOS晶体管706截止，NMOS晶体管708接通，PMOS晶体管716截止，NMOS晶体管720接通。如此，在t＝40.4ns的稍前时间点上，节点726，728处的LoutP和LoutN为逻辑低值(此处分别为VDD/2＝1.5V和VSS＝0V左右)，或者接近这些值(见图9B，在t＝40.4ns的稍前时间点上，LoutP＝1.5V且LoutN＝0.3V)。
在t＝40.45ns时，相位调制载波信号PHP，PHN均开始自逻辑高值向逻辑低值下降(此处分别为VDD/2＝1.5V和VSS＝0V)。在该下降期间，在t＝40.5ns的稍后时间点上，相位调制载波信号PHP，PHN分别开始降至2.4V和0.9V以下。当PHP信号在t＝40.5ns的稍后时间点上开始降至2.4V以下时，PMOS晶体管706的栅源电压(Vgs)(栅极输入电压与源极电压VDD之差；PMOS晶体管702，704根据情形2B，并将VDD传递至PMOS晶体管706的源极)的绝对值开始超出PMOS晶体管706的PMOS晶体管阈值电压Vtp的绝对值(-0.6V)(Vgs＝|PHP-(VDD)|>|Vtp|)，从而使得PMOS晶体管706导通并开始导电(在t＝40.5ns时，NMOS晶体管708仍为导通状态，但是随着PHP信号在t＝40.52ns时开始降至2.0V以下，NMOS晶体管708开始截止(NMOS晶体管阈值电压Vtn为-0.5V)。当PHN信号在t＝40.5ns的稍后时间点开始降至0.9V以下时，PMOS晶体管716的栅源电压(Vgs)(栅极输入电压与源极电压VDD/2之差；PMOS晶体管714根据情形2B，并将VDD/2传递至PMOS晶体管716的源极)开始超出PMOS晶体管716的PMOS阈值电压Vtp(-0.6V)(Vgs＝PHN-(VDD/2)>Vtn)，从而使得PMOS晶体管716导通并开始导电(在t＝40.5ns时，NMOS晶体管720仍为导通状态，但是随着PHN信号在t＝40.52ns时开始降至0.5V之下，NMOS晶体管720开始截止(NMOS晶体管阈值电压Vtn为-0.6V)。
在仅比t＝40.5ns稍微靠后的t＝40.505ns时，参考图9B，随着PMOS晶体管706和716导通且开始导电并提供用于对接收逻辑信号LoutP和LoutN的(图8驱动电路800的)驱动电路晶体管802，804和806，808的输入栅极电容进行充电的电流，图7逻辑电路700的输出逻辑信号LoutP和LoutN开始自逻辑低值(LoutP＝1.5V和LoutN＝0V)向逻辑高值上升。
在该说明性实施例中，根据一些实施方式，逻辑电路700设计用于使逻辑信号LoutP和LoutN具有不同的上升时间(及下降时间)。举例而言，LoutP信号在40.505ns至40.7ns的时间内从逻辑低电平升至逻辑高电平，而LoutN信号从40.505ns至40.62ns的时间内从逻辑低电平降至逻辑高电平，其中，LoutN信号的上升速度远快于LoutP信号。根据该说明性实施例，如以上例如参考图7逻辑电路700所述，在DPA单元500例示实现方式启用且选择性连入(如情形2B)的情形下，逻辑信号LoutP，LoutN上升时间产生差异的原因至少部分分别在于PMOS晶体管706和716需克服的串联电阻的差异。在PMOS晶体管716导通且开始导电后，PMOS晶体管716需克服该PMOS晶体管716导电路径(从节点730处的VDD/2至输出节点728处的LoutN信号)中由处于导电状态的PMOS晶体管714(在情形2B中，由ACW信号ACWN导通)提供的串联电阻。与此相对，在PMOS晶体管706导通且开始导电后，PMOS晶体管706需克服该PMOS晶体管706导电路径(从VDD至输出节点726处的LoutP信号)中同时由VDD与PMOS晶体管706源极之间处于导电状态的PMOS晶体管702，704(在情形2B中，由使能信号DPAON_P和ACW信号ACWP导通)提供的串联电阻。因此，相对而言，在例如假设几何结构和操作条件相同时，如图9B所示，PMOS晶体管706(“PSLOW”)的导电慢于PMOS晶体管716(“PFAST”)，从而使得逻辑信号LoutN的上升时间短于逻辑信号LoutP。
根据该说明性实施例，参考图9B和图9C，图7逻辑电路700内PMOS晶体管706，716导电路径中串联电阻差异所致逻辑信号LoutP，LoutN上升时间的不同对图8驱动电路800生成的PMOS和NMOS控制信号PControl，NControl具有影响。在一些实施方式中，如图9C例示信号波形PControl，NControl所示，逻辑信号LoutP，LoutN的不同上升时间(及下降时间)使得PMOS和NMOS控制信号PControl，NControl具有不同的占空比。PMOS和NMOS控制信号PControl，NControl的不同占空比(由逻辑电路700和输出逻辑信号LoutP，LoutN控制)使得PControl和NControl彼此之间按照如下方式对齐：图6放大电路600中分别用于接收PControl和NControl的PMOS和NMOS晶体管602，604不同时导电，因此不相互重叠。
根据该说明性实施例，如上所述，在仅比t＝40.5ns稍微靠后的t＝40.505ns时，参考图9B，随着PMOS晶体管706和716导通并开始导电，图7逻辑电路700的输出逻辑信号LoutP和LoutN开始自逻辑低值(LoutP＝1.5V和LoutN＝0V)向逻辑高值上升。举例而言，LoutP信号在40.505ns至40.7ns的时间内从逻辑低电平升至逻辑高电平，而LoutN信号在40.505ns至40.62ns的时间内从逻辑低电平至逻辑高电平，其中LoutN信号的上升远远快于LoutP信号。
参考图9B，在逻辑信号LoutP和LoutN的上述向逻辑高值(此处分别为VDD＝3V和VDD/2＝1.5V左右)上升的过程中，图8驱动电路800接收的逻辑信号LoutP和LoutN开始分别开始超出2.0V和0.5V。当驱动电路800的NMOS晶体管808接收的LoutN信号在t＝40.53ns的稍后时间点上升至0.5V以上后，NMOS晶体管808的栅源电压(Vgs)(栅极输入电压与源极电压VSS之差)开始超出NMOS晶体管808的NMOS晶体管阈值电压Vtn(0.5V)(Vgs＝LoutN-VSS>Vtn)，从而使得NMOS晶体管808导通并开始导电(在t＝40.53ns时，PMOS晶体管806仍为导通状态，但是随着LoutN信号在t＝40.545ns时开始升至0.9V以上，PMOS晶体管806开始截止(PMOS晶体管阈值电压Vtp为-0.6V))。当驱动电路800的NMOS晶体管804接收的LoutP信号在t＝40.545ns的稍后时间点上升至2.0V以上后，NMOS晶体管804的栅源电压(Vgs)(栅极输入电压与源极电压VDD/2之差)开始超出NMOS晶体管804的NMOS晶体管阈值电压Vtn(0.5V)(Vgs＝LoutP-(VDD/2)>Vtn)，从而使得NMOS晶体管804导通并开始导电(在t＝40.545ns时，PMOS晶体管802仍为导通状态，但是随着LoutP信号在t＝40.57ns时开始升至2.4V以上，PMOS晶体管802开始截止(PMOS晶体管阈值电压Vtp为-0.6V))。
在t＝40.53ns时，或者仅比t＝40.53ns稍微靠后的t＝40.53ns时，参考图9C，随着NMOS晶体管808(响应逻辑信号LoutN值的上升而)导通且开始导电，图8驱动电路800的NMOS控制信号NControl开始自逻辑高值(VDD/2＝1.5V)向逻辑低值(VSS＝0V)下降，并吸取电流，以对接收NMOS控制信号NControl的(图6放大电路600的)放大电路NMOS晶体管604提供的输入栅极电容进行放电。
在仅比t＝40.545ns稍微靠后的t＝40.545ns时，参考图9C，随着NMOS晶体管804(响应逻辑信号LoutP值的上升)导通且开始导电，图8驱动电路800的PMOS控制信号PControl开始自逻辑高值(VDD＝3V)向逻辑低值(VDD/2＝1.5V)下降，并吸取电流，以对接收PMOS控制信号PControl的(图6放大电路600的)放大电路PMOS晶体管602提供的输入栅极电容进行放电。
在该说明性实施例中，根据一些实施方式，逻辑电路700设计用于使逻辑信号LoutP和LoutN具有不同的上升时间(及下降时间)(例如，见图9B)，从而实现对驱动电路800生成的PMOS和NMOS控制信号PControl，NControl(例如，见图9C)的配置和对齐。
例如，当逻辑信号LoutP和LoutN均从逻辑低电平向逻辑高电平上升时，逻辑信号LoutN的上升快于逻辑信号LoutP。如此，对PMOS和NMOS控制信号PControl，NControl的相应作用和影响为，此两信号以相应方式从逻辑高电平向逻辑低电平下降，而且NControl信号开始下降的时间(t＝40.53ns)早于PControl信号开始下降的时间(t＝40.545ns)，NControl信号完成下降的时间(如t＝40.58ns)早于PControl信号完成下降的时间(如t＝40.63ns)。虽然PControl和NControl信号的下降时间有所不同，但由于逻辑信号LoutN的上升快于逻辑信号LoutP，因此NControl信号先下降，从而使得NMOS晶体管808早于NMOS晶体管804导通。如此，使得节点812在节点810开始移向逻辑低电平(VSS)之前开始移向逻辑低电平(VDD/2)。
根据该说明性实施例，在NMOS控制信号NControl下降过程中，NControl信号设置为在PControl信号下降且达到PMOS晶体管602的“导通”电压之前，先达到NMOS晶体管604的“截止”电压。PControl和NControl信号的这一相对信号下降跃迁条件(以及相应的信号上升跃迁条件)使得PMOS晶体管602和NMOS晶体管604不同时导通或导电。
在该说明性实施例未说明且图9C未示出的一些实施方式中，PMOS和NMOS控制信号PControl和NControl可按照其他方式对齐，以例如使得(在信号下降跃迁期间)NControl信号可设置为在与PControl信号下降且达到PMOS晶体管602的“导通”电压的相同或相近时间上，下降且达到NMOS晶体管604的“截止”电压。如此，举例而言，晶体管602，604始终既不同时“导通”，也不同时“截止”。作为另一例，在信号下降跃迁期间，NControl信号可设置为在PControl信号下降且达到PMOS晶体管602的“导通”电压的稍后时间点上(或极短的时间之后)，下降且达到NMOS晶体管604的“截止”电压。如此，举例而言，晶体管602，604仅短暂地或在短时间内同时导通，从而使得晶体管602，604同时导通的时间虽然并不是不存在，但是仍获得最大程度的减小(或至少变得极短)。
回到本说明性实施例，在NMOS控制信号NControl下降过程中，NControl信号设置为在PControl信号下降且达到PMOS晶体管602的“导通”电压之前，先达到NMOS晶体管604的“截止”电压。PControl和NControl信号这一相对信号下降跃迁条件(以及相应的信号上升跃迁条件)使得PMOS晶体管602和NMOS晶体管604不同时导通或导电。
根据该说明性实施例，参考图9C、图6及图9D，当t＝40.5ns时，NMOS控制信号NControl为逻辑高电平(VDD/2＝1.5V)，且NMOS晶体管604导通。当t＝40.5ns时，PMOS控制信号PControl也为逻辑高电平(VDD＝3V)，且PMOS晶体管602截止。由于仅NMOS晶体管604导通且导电(是指晶体管602，604当中的晶体管604导通；在该时间点上，NMOS晶体管608也处于导通状态)，因此电容器612在输出节点610放电至逻辑低电平(VSS＝0V)，而且如图9D所示，在t＝40.5ns时，放大调制载波信号DPAVOut处于逻辑低电平(VSS＝0V)。
根据该说明性实施例，参考图9C、图6及图9D，在t＝40.53ns时，放大电路600的NMOS晶体管604接收的NMOS控制信号NControl开始自逻辑高值(VDD/2＝1.5V)下降。与此同时，NMOS晶体管604保持导通，PMOS晶体管602保持截止(PControl仍处于逻辑高电平)，放大调制载波信号DPAVOut处于逻辑低电平。
根据该说明性实施例，参考图9C、图6及图9D，在t＝40.545ns时，放大电路600的PMOS晶体管602接收的PMOS控制信号PControl开始自逻辑高值(VDD＝3V)下降(NMOS控制信号NControl仍旧处于下降状态且大致为1.4V)。NMOS晶体管604保持导通，PMOS晶体管602保持截止，放大调制载波信号DPAVOut处于逻辑高电平。
根据该说明性实施例，参考图9C、图6及图9D，在t＝40.565ns的稍后时间点，NMOS控制信号NControl开始降至0.5V之下，从而使得NMOS晶体管604的栅源电压(Vgs)(栅极输入电压与源极电压VSS之间)开始降至NMOS晶体管604的NMOS晶体管阈值电压Vtn(0.5V)以下(Vgs＝NControl-(VSS)<Vtn)，而且NMOS晶体管604开始截止，并停止导电(此时，PMOS控制信号PControl仍处于下降状态，而且大致为2.8V)。此外，PMOS晶体管602保持截止(需要注意的是，此时，晶体管602，604同时处于截止状态)，而且放大调制载波信号DPAVOut为逻辑高电平。
根据该说明性实施例，参考图9C、图6及图9D，在t＝40.575ns的稍后时间点，PMOS控制信号PControl开始降至2.4V之下，从而使得PMOS晶体管602的栅源电压(Vgs)(栅极输入电压与源极电压VDD之差)的绝对值开始超出PMOS晶体管602的PMOS阈值电压Vtp(-0.6V)的绝对值(Vgs＝|PControl-VDD|>|Vtp|)，而且PMOS晶体管602导通并开始导电。与此同时，NMOS晶体管604保持截止，而NControl信号仍旧处于下降状态且大致为0.1V。此外，放大调制载波信号DPAVOut仍处于逻辑高电平，而PMOS晶体管602刚刚开始导电。
根据该说明性实施例，参考图9C、图6及图9D，在仅比t＝40.575ns稍微靠后的t＝40.58ns时，随着PMOS晶体管602(响应PMOS控制信号PControl值的下降)导通且开始导电，放大调制载波信号DPAVOut开始自逻辑低值(VSS＝0V)向逻辑高值(VDD＝3V)上升(最终在t＝40.69ns时升至该值)，并提供电流，以对负载电容器612进行充电，从而最终(例如，随PControl在t＝40.635ns时达到逻辑低电平VDD/2＝1.5V)将输出节点610(及DPAVOut)从逻辑低电平(t＝40.575ns时)升至逻辑高电平(t＝40.69ns时)。在该时间段内，NMOS晶体管604保持截止。
根据该说明性实施例，参考图9C、图6及图9D，当t＝40.7ns时，NMOS控制信号NControl达到且处于逻辑低电平(VSS＝0V)，且NMOS晶体管604保持截止。当t＝40.7ns时，PMOS控制信号PControl达到且处于逻辑低电平(VDD/2＝1.5V)，且PMOS晶体管602保持导通。由于仅PMOS晶体管602导通且导电(是指晶体管602，604当中的晶体管602导通；在该时间点上，PMOS晶体管606也处于导通状态)，因此电容器612此时在输出节点610处完全充电至逻辑高电平(VDD＝3V)，并保持该逻辑高电平。此外，如图9D所示，在t＝40.7ns时，放大调制载波信号DPAVOut处于逻辑高电平(VDD＝3V)。需要再次注意的是，DPAVOut(依据图9D所示例示信号波形)具有3V～0V的全电压摆幅以及50％的占空比。
需要注意的是，在该说明性实施例的PMOS和NMOS控制信号PControl，NControl的信号下降跃迁部分，PMOS晶体管602和NMOS晶体管604从不同时导通和导电。此外，晶体管602，604仅短暂地同时截止。或者，在其中一个晶体管导通时，另一晶体管截止。
图10为根据一些实施方式的例示方法1000的流程图。该方法包括，由极坐标发射器的数字功率放大(DPA)单元的第一电路接收相位调制载波信号(1002)。该方法进一步包括，由第一电路以使PMOS控制信号和NMOS控制信号具有不同占空比的方式生成PMOS控制信号和NMOS控制信号(1004)。该方法进一步包括，由DPA单元的放大电路接收PMOS控制信号和NMOS控制信号，所述放大电路含有输出端且包括PMOS晶体管和NMOS晶体管，所述PMOS控制信号在PMOS晶体管处接收，所述NMOS控制信号在NMOS晶体管处接收(1006)。该方法进一步包括，由第一电路将PMOS控制信号和NMOS控制信号以使放大电路的NMOS晶体管和PMOS晶体管同时导电的时间最大程度减小的方式相对于彼此对齐(1008)。该方法进一步包括，由放大电路生成放大调制载波信号，该放大调制载波信号响应来自第一电路的PMOS和NMOS控制信号，在放大电路的输出端处生成(1010)。在一些实施方式中，放大调制载波信号具有大约50％的占空比。在一些实施方式中，第一电路包括逻辑电路和驱动电路。
图11为根据一些实施方式的另一例示方法1100的流程图。该方法包括，获得相位调制载波信号(1102)。该方法进一步包括，向一组数字功率放大(DPA)单元施加幅度码字，以连入所述一组DPA单元中的部分DPA单元，所述一组DPA单元中的每一个DPA单元具有含有放大电路，该放大电路含有至少一个PMOS晶体管和至少一个NMOS晶体管，并且含有处于所述晶体管之间的输出节点(1104)。该方法进一步包括，根据相位调制载波信号生成(i)传递有效PMOS开关电压的PMOS控制信号和(ii)传递有效NMOS开关电压的NMOS控制信号，所述有效NMOS开关电压小于所述有效PMOS开关电压，其中，所述生成进一步包括，通过调节PMOS控制信号的占空比以及NMOS控制信号的占空比，将PMOS控制信号传递有效PMOS开关电压的时间与NMOS控制信号传递有效NMOS开关电压的时间对齐(1106)。该方法进一步包括，向经幅度码字连入的所述部分DPA单元的每一个放大电路施加PMOS控制信号和NMOS控制信号(1108)。方法进一步包括，在输出节点，输出相位由相位调制载波信号确定且幅度由经幅度码字连入的所述部分DPA单元的尺寸确定的放大调制载波信号(1110)。在一些实施方式中，PMOS控制信号的占空比大于50％，NMOS控制信号的占空比小于50％。在一些实施方式中，放大调制载波信号具有大约50％的占空比。
在一些实施方式中，举例而言，“每一个DPA单元具有含有放大电路，该放大电路含有至少一个PMOS晶体管和至少一个NMOS晶体管，并且含有处于所述晶体管之间的输出节点”例如指包括放大电路504的图5中的DPA单元500等DPA单元。放大电路504的一种例示实现方式示于图6，该图所示放大电路600包括PMOS晶体管602和NMOS晶体管604。根据图6示例，PMOS和NMOS晶体管606，608处于PMOS和NMOS晶体管602，604漏极与输出节点610之间。
在一些实施方式中，举例而言，“传递有效PMOS开关电压的PMOS控制信号”例如包括传递针对图6放大电路600的PMOS晶体管602的有效PMOS开关电压VDD-(Vtp)的图5、图6及图8的PMOS控制信号PControl。举例而言，参考图9C，假设VDD＝3V且Vtp＝-0.6V，PMOS控制信号PControl传递2.4V(如VDD-(Vtp)＝3V-(-0.6V))的有效PMOS开关电压。
在一些实施方式中，举例而言，“传递有效NMOS开关电压的NMOS控制信号”例如包括传递针对图6放大电路600的NMOS晶体管604的有效NMOS开关电压Vtn-VSS的图5、图6及图8的NMOS控制信号NControl。举例而言，参考图9C，假设VSS＝0V且Vtn＝-0.5V，NMOS控制信号NControl传递0.5V(如Vtn-VSS＝0.5V-0V)的有效NMOS开关电压。
在一些实施方式中，举例而言，“通过调节PMOS控制信号的占空比以及NMOS控制信号的占空比，将PMOS控制信号传递有效PMOS开关电压的时间与NMOS控制信号传递有效NMOS开关电压的时间对齐”例如包括调节图5、图6及图8的PMOS控制信号PControl的占空比以及图5、图6及图8的NMOS控制信号NControl的占空比，以使得PMOS和NMOS控制信号在彼此相当的时间点上传递有效PMOS和NMOS开关电压，从而例如使得PMOS和NMOS晶体管602，604不同时导电，或者例如仅短暂地同时导电。
作为第一例，在信号上升跃迁期间，当PMOS控制信号PControl处于上升状态时，PControl信号可配置为(a)在NControl信号上升达到NMOS晶体管604的“导通”电压之前达到PMOS晶体管602的“截止”电压(例如使得PMOS晶体管602和NMOS晶体管604不同时导通或导电)；(b)在NControl信号上升达到NMOS晶体管604的“导通”电压的相同或相近时间点上达到PMOS晶体管602的“截止”电压(例如使得PMOS和NMOS晶体管602，604永不同时“导通”，也不同时“截止”)；或者(c)在NControl信号上升达到NMOS晶体管604的“导通”电压的稍后时间点(或极短的时间之后)达到PMOS晶体管602的“截止”电压(例如使得PMOS和NMOS晶体管602，604仅极其短暂地或仅在短时间内同时导电，从而使得晶体管602，604同时导通的时间虽然并不是不存在，但是仍获得最大程度的减小(或至少变得极短))。
作为另一例，在信号下降跃迁期间，当NMOS控制信号NControl处于下降状态时，NControl信号可配置为(a)在PControl信号下降达到PMOS晶体管602的“导通”电压之前达到NMOS晶体管604的“截止”电压(例如使得PMOS晶体管602和NMOS晶体管604不同时导通或导电)；(b)在PControl信号下降达到PMOS晶体管602的“导通”电压的相同或相近时间点上达到NMOS晶体管604的“截止”电压(例如使得PMOS和NMOS晶体管602，604永不同时“导通”，也不同时“截止”)；(c)在PControl信号下降达PMOS晶体管602的“导通”电压的稍后时间点(或极短的时间之后)达到NMOS晶体管604的“截止”电压(例如使得PMOS和NMOS晶体管602，604仅极其短暂地或仅在短时间内同时导电，从而使得晶体管602，604同时导通的时间虽然并不是不存在，但是仍获得最大程度的减小(或至少变得极短))。
例示实施方式
以下为例示实施方式，并非权利要求。
A1、一种极坐标发射器，包括：
数字功率放大(DPA)单元，包括：
第一电路，用于接收相位调制载波信号，且用于以PMOS控制信号和NMOS控制信号具有不同占空比的方式来生成该PMOS控制信号和NMOS控制信号；以及
放大电路，该放大电路具有输出端，且包括PMOS晶体管和NMOS晶体管，该放大电路用于以所述PMOS晶体管接收所述PMOS控制信号，并以所述NMOS晶体管接收所述NMOS控制信号，其中，所述第一电路用于以所述放大电路的NMOS晶体管和PMOS晶体管同时导电的时间最大程度减小的方式，将所述PMOS控制信号和NMOS控制信号彼此对齐，
其中，所述放大电路进一步用于响应于来自所述第一电路的PMOS和NMOS控制信号而在该放大电路输出端处生成放大调制载波信号。
A2、A1所述的极坐标发射器，其中，所述放大调制载波信号具有大约50％的占空比。
A3、A1至A2当中任何一项的极坐标发射器，其中，所述第一电路用于以所述PMOS控制信号和NMOS控制信号防止所述PMOS晶体管和NMOS晶体管同时导电的方式，将所述PMOS控制信号和NMOS控制信号相对于彼此对齐。
A4、A1至A2当中任何一项的极坐标发射器，其中，所述第一电路用于以所述PMOS晶体管在所述NMOS晶体管导通时截止且所述NMOS晶体管在所述PMOS晶体管导通时截止的方式，将所述PMOS控制信号和NMOS控制信号相对于彼此对齐。
A5、A1至A2当中任何一项的极坐标发射器，其中，所述DPA单元还包括连接于所述放大电路输出端的负载电容器，所述第一电路用于以通过减小从所述PMOS晶体管流至所述NMOS晶体管的直通电流而最大程度减小既不用于所述放大电路负载电容器的充电也不用于其放电的方式，将所述PMOS控制信号和NMOS控制信号相对于彼此对齐。
A6、A1至A5当中任何一项的极坐标发射器，其中，所述PMOS控制信号的占空比大于所述NMOS控制信号的占空比。
A7、A6所述极坐标发射器，其中，所述PMOS控制信号的占空比大于50％，所述NMOS控制信号的占空比小于50％。
A8、A1至A7当中任何一项的极坐标发射器，其中，所述DPA单元的第一电路包括：
逻辑电路，用于接收所述相位调制载波信号，且用于以第一逻辑信号和第二逻辑信号相对于彼此具有不同上升时间和下降时间的方式来生成该第一逻辑信号和第二逻辑信号。
A9、A8所述极坐标发射器，其中，所述逻辑电路用于以使所述第一逻辑信号的上升时间超出所述第二逻辑信号的上升时间且所述第二逻辑信号的下降时间超出所述第一逻辑信号的下降时间的方式来生成所述第一逻辑信号和第二逻辑信号。
A10、A9所述极坐标发射器，其中，所述相位调制载波信号包括第一相位调制载波信号和第二相位调制载波信号，所述逻辑电路包括第一逻辑PMOS晶体管和第一逻辑NMOS晶体管，此两晶体管均用于接收所述第一相位调制载波信号，所述逻辑电路还包括第二逻辑PMOS晶体管和第二逻辑NMOS晶体管，此两晶体管均用于接收所述第二相位调制载波信号。
A11、A10所述极坐标发射器，其中，所述逻辑电路构造为使得所述第一逻辑PMOS晶体管响应于所述第一相位调制载波信号的导电慢于所述第二逻辑PMOS晶体管响应于所述第二相位调制载波信号的导电，从而使得所述第一逻辑信号的上升时间超过所述第二逻辑信号的上升时间。
A12、A10至A11当中任何一项的极坐标发射器，其中，所述逻辑电路构造为使得所述第二逻辑NMOS晶体管响应于所述第二相位调制载波信号的导电慢于所述第一逻辑NMOS晶体管响应于所述第一相位调制载波信号的导电，从而使得所述第二逻辑信号的下降时间超过所述第一逻辑信号的下降时间。
A13、A8至A12当中任何一项的极坐标发射器，其中，所述逻辑电路包括MOSFET晶体管，逻辑电路的这些MOSFET晶体管当中的两个或更多个MOSFET晶体管具有不同的相对尺寸，这些相对尺寸对所述第一逻辑信号和第二逻辑信号相对于彼此具有不同上升时间和下降时间具有贡献作用。
A14、A8至A13当中任何一项的极坐标发射器，其中，所述逻辑电路包括MOSFET晶体管，这些MOSFET晶体管当中的至少一个MOSFET晶体管用于在导电时，向所述逻辑电路的MOSFET晶体管当中的至少一个其他MOSFET晶体管提供串联电阻，当该串联电阻存在时，其对所述第一逻辑信号和第二逻辑信号相对于彼此具有不同上升时间和下降时间具有贡献作用。
A15、A8至A14当中任何一项的极坐标发射器，其中，所述DPA单元的第一电路还包括：
与所述逻辑电路连接的驱动电路，该驱动电路用于接收所述第一逻辑信号和第二逻辑信号，并用于生成具有不同占空比的所述PMOS控制信号和NMOS控制信号，以使得根据所述第一逻辑信号和第二逻辑信号相对于彼此的不同上升时间和下降时间，所述PMOS控制信号的占空比超过所述NMOS控制信号的占空比。
A16、A15所述极坐标发射器，其中，驱动电路包括：
第一CMOS反相器，用于接收所述第一逻辑信号且用于生成所述PMOS控制信号；以及
第二CMOS反相器，用于接收所述第二逻辑信号且用于生成所述NMOS控制信号。
A17、A1至A16当中任何一项的极坐标发射器，其中，所述DPA单元的放大电路还包括第二PMOS晶体管和第二NMOS晶体管，此两晶体管一同连接于所述放大电路的输出端，且用于接收中点电源电压，所述PMOS晶体管经所述第二PMOS晶体管连接至所述输出端，所述NMOS晶体管经所述第二NMOS晶体管连接至所述输出端。
A18、A17所述极坐标发射器，其中，所述DPA单元的放大电路进一步设置为使得：当所述PMOS晶体管接收的PMOS控制信号处于所述中点电源电压时，所述PMOS晶体管导通且经所述第二PMOS晶体管向所述输出端提供逻辑高电平；以及当所述NMOS晶体管接收的NMOS控制信号处于所述中点电源电压时，所述NMOS晶体管导通且经所述第二NMOS晶体管向所述输出端提供逻辑低电平。
A19、A1至A18当中任何一项的极坐标发射器，进一步包括：
数字功率放大器(DPA)，该DPA包括：
用于接收所述相位调制载波信号的多个DPA单元，其中，所述多个DPA单元包括上述DPA单元。
A20、A19所述极坐标发射器，其中，该极坐标发射器与极坐标接收器共享资源，所述多个DPA单元用于接收针对所述DPA的使能信号，该使能信号用于：(a)在所述极坐标发射器处于发射工作状态时，启动所述DPA；以及(b)在所述极坐标接收器处于接收工作状态时，关断所述DPA。
A21、A19至A20当中任何一项的极坐标发射器，其中，所述多个DPA单元用于接收幅度码字信号，该幅度码字信号用于通过选择性连入所述多个DPA单元当中的各种DPA单元来设置所述DPA的增益。
A22、A19至A20当中任何一项的极坐标发射器，其中，包括上述DPA单元的所述多个DPA单元进一步用于接收所述幅度码字信号的相应的比特，以选择性连入所述多个DPA单元当中的部分DPA单元，所述多个DPA单元当中选择性连入的部分DPA单元用于对组合放大调制载波信号施加贡献作用，所述组合放大调制载波信号在所述DPA单元由幅度码字信号的相应比特连入时，包括由所述DPA单元的放大电路所生成的放大调制载波信号。
A23、A22所述极坐标发射器，其中，所述组合放大调制载波信号具有所述相位调制载波信号确定的相位以及所述多个DPA单元当中选择性连入的部分DPA单元的尺寸决定的幅度。
A24、A22至A23当中任何一项的极坐标发射器，其中，所述组合放大调制载波信号具有大约50％的占空比。
A25、A19当中任何一项的极坐标发射器，其中，所述数字功率放大器(DPA)进一步包括：
用于接收另一相位调制载波信号的多个其他DPA单元，该另一相位调制载波信号与上述相位调制载波信号的相位相差180度。
A26、A25所述极坐标发射器，其中：所述多个DPA单元用于生成组合放大调制载波信号，所述多个其他DPA单元用于生成另一组合放大调制载波信号；以及
所述组合放大调制载波信号具有由所述相位调制载波信号确定的相位，所述另一组合放大调制载波信号具有由所述另一相位调制载波信号确定的另一相位，从而使得另一组合放大调制载波信号与所述组合放大调制载波信号的相位相差180度。
A27、A26所述极坐标发射器，还包括：
与所述DPA连接的巴伦，该巴伦包括电感性负载，该电感性负载用于接收和提供根据(a)来自所述多个DPA单元的所述组合放大调制载波信号以及(b)来自所述多个其他DPA单元的所述另一组合放大调制载波信号输出的差分放大调制载波信号。
B1、一种数字功率放大器，包括：
多个数字功率放大单元，每一个数字功率放大单元分别包括A1至A18当中任何一项的数字功率放大单元.
C1：一种方法，包括：
以极坐标发射器的数字功率放大(DPA)单元的第一电路接收相位调制载波信号；
由所述第一电路以PMOS控制信号和NMOS控制信号具有不同占空比的方式来生成该PMOS控制信号和NMOS控制信号；
由所述DPA单元的放大电路接收所述PMOS控制信号和NMOS控制信号，所述放大电路具有输出端，且包括PMOS晶体管和NMOS晶体管，所述PMOS控制信号被所述PMOS晶体管接收，所述NMOS控制信号被所述NMOS晶体管接收；
由所述第一电路以所述放大电路的NMOS晶体管和PMOS晶体管同时导电的时间最大程度减小的方式，将所述PMOS控制信号和NMOS控制信号彼此对齐；以及
由所述放大电路响应于来自所述第一电路的PMOS控制信号和NMOS控制信号，在该放大电路的输出端生成放大调制载波信号。
C2、C1的所述方法，其中，所述放大调制载波信号具有大约50％的占空比。
C3、C1至C2当中任何一项的所述方法，其中，所述第一电路包括逻辑电路和驱动电路。
D1、一种极坐标发射器的数字功率放大器，包括：
多个数字功率放大单元，每一个数字功率放大单元分别用于执行C1至C3当中任何一项的所述方法。
E1、一种方法，包括：
获取相位调制载波信号；
向一组数字功率放大(DPA)单元施加幅度码字，以连入所述一组DPA单元当中的部分DPA单元，该组DPA单元当中的每一个DPA单元具有放大电路，该放大电路具有至少一个PMOS晶体管和至少一个NMOS晶体管，并具有处于所述晶体管之间的输出节点；
根据所述相位调制载波信号，生成(i)传递有效PMOS开关电压的PMOS控制信号以及(ii)传递有效NMOS开关电压的NMOS控制信号，所述有效NMOS开关电压小于所述有效PMOS开关电压，其中，所述生成进一步包括通过调节所述PMOS控制信号的占空比以及所述NMOS控制信号的占空比，将所述有效PMOS开关电压与所述有效NMOS开关电压对齐；
向经所述幅度码字连入的所述部分DPA单元当中的每一个放大电路施加所述PMOS控制信号和NMOS控制信号；以及
在所述输出节点处，输出具有由所述相位调制载波信号确定的相位且具有由经所述幅度码字连入的部分DPA单元的尺寸确定的幅度的放大调制载波信号。
E2、E1的所述方法，其中，所述PMOS控制信号的占空比大于50％，所述NMOS控制信号的占空比小于50％。
E3、E1至E2当中任何一项的所述方法，其中，所述放大调制载波信号具有大约50％的占空比。
F1、一种极坐标发射器，包括：
数字功率放大器(DPA)，该DPA执行E1至E3当中任何一项的所述方法。
虽然本说明书上文已对具体实施方式进行了描述，但是本领域普通技术人员可理解的是，在不脱离各项权利要求中阐述的本发明范围的前提下，还可做出各种修饰和变化。因此，本说明书和附图应理解为说明而非限制目的，而且所有此类修饰均旨在包含于本发明范围之内。
此外，上述益处，优点，问题解决方案以及可产生任何益处、优点或解决方案或使得任何益处、优点或解决方案变得更加显著的任何要素不应理解为任何或所有权利要求的关键、必需或基本特征或要素。本发明仅由各项权利要求限定，而且这些权利要求包括本申请未决期间对其所作的任何修改以及各项权利要求在发布时的所有等同物。
此外，在本文中，“第一”和“第二”、“顶”和“底”等关系词语可仅用于将一个实体或动作与另一实体或动作区分开来，并不一定要求或暗示这些实体或动作之间实际上存在此类关系或顺序。“包括”、“具有”、“包含”、“含有”这些词或其任何变体旨在涵盖非排他性的包含关系，如此，包括、具有、包含、含有一系列要素的工艺、方法、物件或装置并不仅包括这些要素，而是还可包括此类工艺、方法、物件或装置未明确列出的其他要素，或者其固有的其他要素。在没有更多限制的情况下，紧随“包括……”、“具有……”、“包含……”、“含有……”这些表达方式之后的要素不排除包括、具有、包含、含有该要素的工艺、方法、物件或装置中还存在其他相同的要素。除非本文另有明确说明，否则未明确指定数量的物件表示该物件的数量为一个或多个。“大致”、“基本”、“大约”、“约”这些词或其任何其他形式表示本领域技术人员所理解的“接近”，而且该词在一种非限制性的实施方式中表示10％以内，在另一种实施方式表示5％以内，在另一种实施方式表示1％以内，在另一种实施方式表示0.5％以内。本文中，“相连”一词表示“连接”，但不一定为直接连接，也不一定为机械连接。表述为以某种方式“构造”的装置或结构表示其至少以该方式构造，而且还可以以未列出的其他方式构造。
可以理解的是，一些实施方式可包括微处理器、数字信号处理器、定制处理器及现场可编程门阵列(FPGA)等一个或多个通用或专用处理器(或“处理装置”)以及用于控制所述一个或多个处理器结合特定非处理器电路实施本文所述方法和/或装置的部分、大部分或全部功能的专用存储程序指令(既包括软件，也包括固件)。或者，上述部分或全部功能也可由无存储程序指令的状态机执行，或者在一个或多个专用集成电路(ASIC)内执行，其中，在ASIC中，每个功能或者特定功能的一些组合可实施为定制逻辑。当然，也可采用上述两种方式的组合。
因此，本发明的一些实施方式或其部分可将一个或多个处理装置与存储于有形计算机可读存储装置内的一个或多个软件组件(如程序代码、固件、驻留软件、微码等)相结合，以共同形成对本文所述功能进行实施的具有特定构造的装置。本文中，形成具有特定编程方式的装置的上述组合一般称为“模块”。各模块的软件组成部分可以计算机语言编写而且可以为单片代码库的一部分，或者可采用面向对象的计算机语言常用的方式开发为更加分散的代码部分。此外，各模块可分布于多个计算机平台、服务器、终端等之上。给定模块甚至可实施为使得相互独立的不同处理装置和/或计算硬件平台执行上述功能。
此外，实施方式可实施为计算机可读存储介质，该介质上存有计算机可读代码，该代码用于对计算机(例如包括处理器)进行编程，以使其执行本申请所述及所要求保护的方法。此类计算机可读存储介质例如包括，但不限于，硬盘、光盘只读存储器(CD-ROM)、光学储存装置、磁储存装置、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)及闪存。此外，可以预想到的是，例如在时间允许、现有技术及经济考量等因素的驱动下，本领域技术人员可根据本文所述的概念及原理，以少量的试验容易地生成上述软件指令和程序以及集成电路，尽管该过程可能需要花费大量的精力并涉及众多的设计选项。
本发明的摘要部分用于使得阅读者能够快速厘清本技术发明的本质。该摘要部分的提交应理解为，其并不用于解释或限制所附各项权利要求的范围或含义。此外，从上述具体实施方式部分中可看出，各种特征相互组合于各种实施方式中，以促进本发明的说明。这种公开方式不应被理解为反映了所要求保护的实施方式所需要的特征多于每项权利要求所明确阐述的特征这一意图。相反地，如各项权利要求所反映的一样，发明技术方案所依赖的特征数少于单个公开实施方式的特征总数。所以，权利要求籍此并入所述具体实施方式部分，其中，每项权利要求本身分别作为一项要求保护的技术方案。
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