具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

参照图1，现有技术的基区电阻控制晶闸管(BRT)的主体结构是，由n⁺阴极区、p基区、n^-漂移区、nFS层和p⁺阳极区构成，其中，p⁺⁺分流区与n⁺阴极区通过铝层相连形成阴极；重掺杂的多晶硅层与其下方的栅氧化层和n^-漂移区、p基区分别形成pMOS和nMOS，由同一个栅极电压控制。

参照图2，本发明具有隐埋层的BRT的结构是，整个器件以n^-漂移区作为衬底，在n^-漂移区上部中间位置设置有p基区，在p基区上部中间位置设置有n⁺阴极区；在n^-漂移区上部的p基区的两侧分别设置有与p基区两侧相接触的隐埋层，该隐埋层选用N型的掺杂层或二氧化硅层，该隐埋层就是指图2中显示的BN-CS或BOX；在隐埋层上方靠外侧设置有p⁺⁺分流区，两侧的p⁺⁺分流区上表面的铝层与n⁺阴极区上表面中间位置的铝层相连构成阴极K；部分n⁺阴极区、p基区及部分p⁺⁺分流区的上表面共同设置有一层栅氧化层，在栅氧化层上表面设置有重掺杂的多晶硅层，该多晶硅层作为栅极G；在阴极K与栅极G之间设置有磷硅玻璃层(PSG)；在n^-漂移区下表面设置有nFS层，在nFS层下表面设置有p⁺阳极区，在p⁺阳极区的下表面设置有多层的金属化阳极A。

对比图1、图2可见，本发明BRT器件结构相比现有技术的BRT结构不同的是，本发明在n^-漂移区上方的p基区的两侧，分别设置了与p基区两侧相接触的隐埋层(即BN-CS或BOX)，该隐埋层选用N型的掺杂层作为载流子存储层(简称隐埋N型载流子存储层，BN-CS)或者隐埋二氧化硅层(简称埋氧层，BOX)作为载流子阻挡层。

隐埋N型载流子存储层的浓度是1×10¹⁵cm^-3～9×10¹⁵cm^-3，厚度是0.6μm～2μm；隐埋N型载流子存储层与p基区的横向间距偏差Δx是-0.25μm～1.2μm；隐埋N型载流子存储层与p⁺⁺分流区的纵向间距Δy是0.5μm～1.5μm。

隐埋二氧化硅层的厚度是0.5μm；隐埋二氧化硅层与p基区的横向间距偏差Δx是-0.5μm～1.5μm；隐埋二氧化硅层与p⁺⁺分流区的纵向间距Δ是0μm～1.5μm。

本发明BRT器件结构的工作原理是：

当在栅-阴极加的正电压大于阈值电压时，栅极下方p基区表面的N沟道形成，电子从n⁺阴极区经过N沟道注入到n^-漂移区，使n^-漂移区电位下降；当由p⁺阳极区与nFS层形成的J₁结的电位大于其开启电压时，p⁺阳极区开始向n^-漂移区注入空穴。阳极区注入的空穴除了与N沟道过来的电子复合外，会在隐埋层下方积累，并进入p基区，引起p基区的电位升高。若p基区电位升高并超过p基区与n⁺阴极区形成的J₃结的开启电压时，n⁺阴极区开始向n^-漂移区注入电子，于是阴极侧的npn晶体管和阳极侧的pnp相互驱动。当两者的电流放大系数大于1时，主晶闸管开通，从而使器件的通态压降大大降低。可见，在导通的过程中，隐埋层有助于空穴在隐埋层下方及p基区内的积累，从而导致阴极侧产生电子注入增强，加快器件中晶闸管的导通，从而避免了电压折回(Snapback)现象。

当栅极加负电压大于阈值电压时，栅极下方的n^-漂移区的表面形成P沟道，将p基区与p⁺⁺分流区连通，于是空穴通过P沟道抽取到阴极，器件快速关断。若器件要使恢复到正向阻断状态下，仍需在栅-阴极间加-5V电压以维持P沟道，为泄漏电流提供通路。否则，无法维持较高的正向阻断电压。

特性验证

为了评价本发明具有隐埋层的BRT的多个特性，以6.5kV电压等级为例，利用专业仿真软件对上述的具有两种隐埋层的BRT在常温(300K)和高温(400K)下的正向阻断特性、导通特性及开关特性分别进行仿真，并与现有技术的BRT的特性进行了对比。

1、正向阻断特性

参照图3，是本发明具有隐埋N型载流子存储层的BRT(以下简称BN-CS-BRT)和具有隐埋二氧化硅层的BRT(以下简称BOX-BRT)与现有技术的BRT在常温(300K)和高温(400K)下的正向阻断特性曲线。由图3可见，在300K室温时，三者的阻断电压均可达到7800V；在400K高温下，与现有技术的BRT相比，本发明BN-CS-BRT的阻断电压和漏电流均有所降低，而本发明BOX-BRT的阻断电压有所提高，同时漏电流显著下降。这就说明本发明BOX-BRT具有更好的阻断特性。

2、正向导通特性

参照图4，是本发明BN-CS-BRT和BOX-BRT与现有技术的BRT在常温(300K)和高温(400K)时的通态特性对比曲线。可见，本发明两种具有隐埋层BRT的器件均可以有效抑制Snapback现象，并且在阳极电流密度J_A低于40A/cm²时BOX-BRT和BN-CS-BRT的通态压降显著低于现有技术的BRT。

参照图5，是本发明BN-CS-BRT和BOX-BRT与现有技术的BRT阴极侧电子注入效率γ_n随阴极电流密度J_K的变化曲线对比。由图5可见，本发明BN-CS-BRT和BOX-BRT器件的阴极电子注入效率γ_n高于现有技术的BRT结构，并且BOX-BRT在大电流下更为显著，说明本发明BOX-BRT中的IE效应比BN-CS-BRT更为强烈。

参照图6，是本发明BN-CS-BRT和BOX-BRT与现有技术的BRT阳极侧空穴注入效率γ_p随阳极电流密度J_A的变化曲线对比。由图6可见，本发明BN-CS-BRT与现有技术的BRT的阳极侧空穴注入效率γ_p完全相同，而本发明BOX-BRT器件的阳极空穴注入效率γ_p稍高于BN-CS-BRT和现有技术的BRT。

参照图7，是本发明BN-CS-BRT和BOX-BRT与现有技术的BRT在相同的阳极电流密度下通态压降V_T与少子寿命τ_p0的关系曲线对比。由图7可见，三种结构的通态压降均随基区载流子寿命的增加而减小，在相同的少子寿命下，现有技术的BRT的V_T最大，BN-CS-BRT的V_T次之，BOX-BRT的V_T最低。这说明采用本发明BN-CS-BRT和BOX-BRT可以改善器件通态压降。

参照图8，本发明BN-CS-BRT和BOX-BRT与现有技术的BRT在相同的寿命下关断能耗密度E_off与通态压降V_T的折衷关系曲线对比。由图8可见，BOX-BRT的通态特性与关断特性的折衷最好，BN-CS-BRT次之，现有技术的BRT较差。这说明采用本发明BN-CS-BRT和BOX-BRT可以改善器件通态压降与关断能耗的折衷关系。

3、关键结构参数对器件特性的影响

影响器件特性的关键结构参数为隐埋N型载流子存储层的浓度和厚度以及位置或者埋氧层的位置。

参照图9，是本发明BN-CS-BRT的隐埋N型载流子存储层的浓度对器件通态压降V_T和击穿电压V_BR的影响。由图9可见，当N型载流子存储层的浓度从1×10¹⁵cm^-3增大到1×10¹⁶cm^-3，通态压降V_T逐渐下降，击穿电压V_BR先缓慢下降，并当N型载流子存储层的浓度大于9×10¹⁵cm^-3时V_BR急剧下降，此时V_T很小。

参照图10，是本发明BN-CS-BRT的隐埋N型载流子存储层的厚度对器件通态压降V_T和击穿电压V_BR的影响。由图10可见，当N型载流子存储层的厚度从0.6μm增大到2.5μm时，通态压降V_T逐渐下降，击穿电压V_BR也是先缓慢下降，但当N型载流子存储层的厚度大于2μm时V_BR急剧下降，此时V_T也很小。

参照图11，是本发明BN-CS-BRT的隐埋N型载流子存储层与p基区的横向间距偏差Δx对器件通态压降V_T和击穿电压V_BR的影响。由图11可见，当隐埋N型载流子存储层与p基区的横向间距偏差Δx＝0(即两者恰好相接)时，通态压降V_T较低，同时击穿电压V_BR较高。当N型载流子存储层与p基区的横向间距偏差Δx<0(即两者相交叠)时，随Δx绝对值增大，通态压降V_T变化很小，击穿电压V_BR急剧下降；当隐埋N型载流子存储层与p基区的横向间距置偏差Δx>0(即两者不交叠)时，随Δx值增大，通态压降V_T逐渐增加，击穿电压V_BR几乎保持不变。

参照图12，是本发明BN-CS-BRT的隐埋N型载流子存储层与p⁺⁺分流区的纵向间距Δy对器件通态压降V_T和击穿电压V_BR的影响。由图12可见，随隐埋N型载流子存储层与p⁺⁺分流区的纵向间距Δy增加，通态压降V_T逐渐增加，击穿电压V_BR先增加而后下降；当Δy＝1μm时，通态压降V_T较低，同时击穿电压V_BR较高。

由上述图9、图10、图11、图12可知，隐埋N型载流子存储层的浓度越高、厚度越厚，导通特性越好，但阻断特性变差；隐埋N型载流子存储层与p基区的横向间距偏差Δx越大，导通特性越好，阻断特性越差；隐埋N型载流子存储层与p⁺⁺分流区的纵向间距Δy越大，导通特性越差，阻断电压先增后减。故在实际制作工艺中，隐埋N型载流子存储层的浓度可以控制在2×10¹⁵cm^-3～9×10¹⁵cm^-3范围内，厚度可以控制在0.6μm～2.0μm范围内；隐埋N型载流子存储层与p基区的横向间距偏差Δx可以控制在-0.25μm～1.5μm，与p⁺⁺分流区的纵向间距Δy可以控制在0.5μm～2μm。

参照图13，是本发明BOX-BRT的埋氧层与p基区的横向间距偏差Δx对器件通态压降V_T和击穿电压V_BR的影响。由图13可见，当埋氧层与p基区的横向间距偏差Δx<0(即两者相交叠)时，随Δx绝对值增大，通态压降V_T有所减小，击穿电压V_BR变化很小；当埋氧层与p基区的横向间距偏差Δx>0(即两者不交叠)时，随Δx值增大，通态压降V_T明显增加，击穿电压V_BR增加较慢。

参照图14，是本发明BOX-BRT的埋氧层与p⁺⁺分流区的纵向间距Δy对器件通态压降V_T和击穿电压V_BR的影响；由图14可见，随埋氧层与p⁺⁺分流区的纵向间距Δy增加时，通态压降V_T逐渐增大，击穿电压V_BR先稍有增加然后保持不变；当Δy＝0.2μm时，通态压降V_T较低，同时击穿电压V_BR较高。

参照图13、图14，埋氧层与p基区的横向间距偏差越大，阻断特性越好，导通特性越差；埋氧层与p⁺⁺分流区的纵向间距越大，阻断电压变化较小，导通特性越差。故在实际制作工艺中，埋氧层与p基区的横向间距偏差Δx可控制在-0.5μm～1.5μm，与p⁺⁺分流区的纵向间距Δy可以控制在0～1.5μm。

参照图15，本发明具有隐埋层的BRT的制造方法，按照以下步骤具体实施：

步骤1、选用原始的高阻区熔中照硅单晶抛光片作为n^-漂移区，进行预先处理，在处理后的n^-漂移区下表面，先采用磷离子注入，退火兼推进，在下表面形成nFS层；

步骤2、去掉步骤1处理后的硅片表面的氧化层，采用干氧氧化形成上、下表面的牺牲氧化层；

步骤3、对步骤2处理后的硅片上表面进行光刻，形成p基区以及终端场环区(图15中未画出)的硼离子注入窗口，然后采用光刻胶掩蔽进行硼离子注入；然后，在下表面也进行硼离子注入，去胶后进行高温退火兼推进，在硅片上表面形成选择性p基区，使得下表面形成p⁺阳极区；

步骤4、在步骤3处理后的硅片的上表面，通过光刻形成与p基区注入窗口完全相同的n⁺阴极区的磷离子注入窗口，然后采用光刻胶掩蔽进行磷离子注入，去胶后高温推进兼退火，形成n⁺阴极区，实现自对准的N沟道；

步骤5、在步骤4处理后的硅片的上表面，通过光刻形成n型隐埋层的离子注入窗口，利用光刻胶掩蔽进行高能磷离子(P+)或者氧离子(O+)注入，采用倒掺杂工艺形成隐埋N型载流子存储层(BN-CS)或者隐埋二氧化硅层(BOX)；

步骤6、去掉步骤5处理后的硅片表面的氧化层，重新进行干氧氧化，然后采用化学气相淀积形成多晶硅层，并掺杂；

步骤7、在步骤6处理后的硅片上表面进行光刻，去掉多晶硅层并保留栅极氧化层，形成p⁺⁺分流区的硼离子注入窗口，然后采用光刻胶掩蔽进行硼离子注入，去胶后进行退火，形成p⁺⁺分流区；

步骤8、在步骤7处理后的硅片上表面淀积磷硅玻璃，并在高温下回流实现元胞表面平整化；

步骤9、在步骤8处理后的硅片的上表面光刻形成阴极接触孔，二次回流，然后上表面淀积金属铝层并反刻，下表面依次溅射铝、钛、镍、银四层金属化膜，经合金化后，上表面形成金属化的阴极K、下表面形成多层金属化阳极A；

步骤10、最后对步骤9处理后的硅片的上表面甩聚酰亚胺膜，通过光刻形成栅极和阴极的压焊区图形，并进行聚酰亚胺固化处理，终端区表面钝化保护，划片，即成。

参照图15，本发明器件在制造过程中，共需要进行五次离子注入：第一次是磷离子(P⁺)注入，在背面形成nFS层；第二次是硼离子(B⁺)注入，推进兼退火后在上表面形成选择性p基区以及终端的场环区、下表面形成p⁺阳极区；第三次是在p基区表面中央进行磷离子(P⁺)注入，推进兼退火后形成n⁺阴极区；第四次是在p基区两侧进行高能磷离子(P⁺)注入或氧离子(O⁺)注入，退火后形成隐埋的N型载流子存储层或埋氧层；第五次是在n^-漂移区表面p基区两侧进行硼离子(B⁺)注入，退火后形成p⁺⁺分流区。