具体实施方式

图2示出了系统200的示例性框图，该系统200通过在参考时钟路径中使用时钟乘法器电路(multiplier circuit)来改进用于参考振荡器的正弦到方波转换器的低频噪声性能。振荡器201(例如晶体振荡器(XO)或压控晶体振荡器(VCXO))将正弦波203提供给正弦到方波转换器205。正弦到方波转换器205将参考时钟信号提供给时钟乘法器电路206，其使方波的频率加倍。系统200包括锁相环202，其具有基于高增益RC的时间-电压转换器211，其向模数转换器(ADC)215提供差分电压213。时间-电压转换器211(这里也称为相位检测器)将参考时钟信号(REF)207和反馈信号(FB)209之间的相位差转换为电压213。简单来说，如果将斜率大于几GV/s的陡坡发生器用作相位检测器的一部分，则认为相位检测增益很高。传统的相位检测器不使用斜率发生器并产生电流/电压脉冲，其宽度与相位检测器的两个输入的时间差成正比。因此，这些相位检测器在典型应用中具有低增益(1/2π)。通过电阻器对电容器进行充电/放电时产生的斜率来实现高增益。模数转换器(ADC)215将对应于相位差的数字值提供给数字环路滤波器221，数字环路滤波器221进而控制数字控制振荡器(DCO)223。在实施例中，DCO包括压控振荡器(VCO)。多模反馈分频器227提供反馈时钟信号209。Δ-∑调制器(DSM)229控制反馈分频器227以实现小数N分频器。与残差231对应的显着量化噪声与DSM 229相关联。

一种解决周期误差的方法利用模拟占空比校正电路来调整正弦到方波转换器的阈值以减少周期误差，如于2019年10月31日提交的题为“Noise Canceling Technique fora Sine to Square Wave Converter”的美国专利第10,840,897号中所述，命名AslamaliR.Rafi作为第一发明人。其目的是确保输出信号233不具有由来自参考振荡器或正弦到方波转换器的加性噪声引起的相位噪声。

当参考时钟信号用于具有显着非线性的高增益相位检测器的PLL中时，在参考时钟信号207中的相位检测器的输入的参考时钟信号中的加性杂散(additive spur)的存在与PFD的非线性相结合，导致量化噪声与杂散的混合，这降低了系统性能。

但是，在某些用例中，PLL需要与外部晶体振荡器(XO)或输出急剧上升波形的压控晶体振荡器电路(VCXO)一起工作。XO或VCXO的急剧上升波形可能仍会受到美国专利第10,840,897号(标题为“Noise Canceling Technique for a Sine to Square WaveConverter”)中描述的偏置噪声的影响，并且在其相位噪声分布中有驼峰，如图1所示(可以通过随后的2X乘法器去除)。然而，由于无法访问来自XO的正弦波并调整用于生成急剧上升波形的阈值，因此无法使用其中描述的模拟占空比校正。此外，这些外部XO或VCXO的占空比可能会显着偏离理想的50％标记，其值可能在40％至60％的范围内。这意味着倍增参考时钟(multiplied reference clock)波形中可能存在显着的周期误差。图3示出了由与50％显着不同的占空比引起的问题。时序图301显示了具有50％占空比(无周期误差)的1X时钟和由此产生的2X时钟信号(将1X时钟信号的频率乘以2)，其中奇数周期(T_odd)等于偶数周期期间(T_even)。时序图303示出了具有非50％占空比(具有周期误差)的1X时钟和由此产生的2X时钟信号(将1X时钟信号的频率乘以2)，其中奇数周期(T_odd)不等于偶数周期(T_even)。

当具有显着周期误差的2X时钟信号用作使用高增益相位检测器的PLL的参考输入时，周期误差会显着影响PLL的VCO的输出。在图2的示例实施例中，PLL使用具有数百皮秒(ps)的RC时间常数(τ)的高增益相位检测器211，以实现出色的噪声性能。为了使PLL的相位检测器适应倍增参考时钟的周期误差，必须降低相位检测器的增益，或者换句话说，τ需要足够大以适应2X时钟波形中的周期误差。图4示出了周期为20ns的50％占空比理想f1x时钟信号的具体示例401。然而，如果f1x的占空比如403处所示为45％/55％，则在405处所示的倍增时钟信号f2x中产生的周期误差导致短周期407和长周期409的重复模式(仅示出其中之一)。与411处所示的理想f2x波形相比，实际波形具有1ns的周期误差t_err。也就是说，与理想的10ns相比，短周期以9ns结束，从而导致1ns的误差。这总是会导致更差的噪声性能，因为大约50MHz标称频率的45％至55％占空比1X时钟产生的周期误差在纳秒范围内，而τ在数百皮秒范围内。因此，τ将需要增加约5至10倍以适应典型外部参考中的周期误差，从而导致整个PLL的噪声性能更差。

另一种选择是减慢1X波形(使它们缓慢上升而不是急剧上升)并使用标题为“Noise Canceling Technique for a Sine to Square Wave Converter”的美国专利第10,840,897号中描述的模拟占空比校正。然而，降低参考时钟边沿的斜率也总是会导致噪声性能下降，因为缓慢上升的边沿明显更容易受到相位噪声劣化的影响。

因此，本文描述的实施例以不需要输入时钟中的慢边沿或高增益相位检测器中的浅斜率的方式来校正倍增参考时钟波形中的周期误差。相反，周期纠错完全发生在数字域中。因此，在校正1X时钟的占空比误差时发生的噪声损失不再是问题，并且在整个PLL中实现了卓越的抖动性能。

图5示出了一种通过使反馈分频器对参考时钟信号的奇数和偶数周期进行不同值计数，从而为奇数和偶数周期除以不同值来校正周期误差的方法。如图5所示，利用实际参考时钟信号波形501(f2x实际)，调整反馈分频器信号(fb)503，使得计数505的VCO周期数根据周期误差而变化。因此，在图5所示的示例中，反馈分频器在参考时钟信号f2x实际的偶数周期内计数更多的VCO周期，而在f2x实际的奇数周期内计数更少的VCO周期。因此，周期误差被引入反馈时钟信号以匹配参考时钟信号的周期误差。由于周期误差，相位检测器将看不到反馈时钟信号和参考时钟信号之间的任何差异。

图6示出了PLL实施例600的高级框图，该实施例通过向Δ-∑调制器229提供奇数/偶数分频值601来调整反馈时钟周期。PLL 600的其他元素与图2中所示的PLL 202相同。在一个实施例中，如本文进一步描述的，反馈分频器的奇数/偶数分频值是使用协方差矩阵方法自适应地确定的。在一个这样的实施例中，用于矩阵求逆的高斯赛德尔算法用于确定自适应权重。

在其他实施例中，使用其他方法确定反馈分频器的奇数/偶数分频值以使反馈时钟信号具有与参考时钟信号的周期误差匹配的周期误差。例如，在其他实施例中，参考时钟信号的周期误差是通过例如时间到数字转换器来测量的，并且基于测量的周期误差和VCO输出时钟信号(或其分频版本)的测量周期值生成奇数/偶数分频值。对应于奇数/偶数周期的奇数/偶数分频值以参考时钟信号为基础逐个周期调整反馈分频器的标称分频值。可以定期测量参考时钟信号的奇数/偶数周期以反映过程、电压和温度(PVT)的变化，或者通过背景校准算法连续测量。例如，假设反馈分频器的标称分频值为N.f，其中N代表整数项，“f”是小数项，N.f可以通过奇数/偶数调整来调整(以重复模式延长和缩短)以匹配参考时钟信号的奇数/偶数周期。

图7示出了如何计算在没有周期校正的情况下提供的反馈时钟信号(fb)与具有周期校正的反馈时钟信号(fb)之间的差异。反馈波形701示出了fb波形的奇数/偶数周期，其是为了匹配参考时钟信号的奇数/偶数周期(图7中未示出)而期望的。波形703示出了对反馈时钟信号的奇数/偶数周期求平均的结果。701处的奇数周期结束与703处平均周期结束之差表示为ΔT 705。奇数波形的周期T_odd＝T_avg-ΔT，偶数波形的周期T_even＝T_avg+ΔT。奇数和偶数周期也可以根据来自DCO 223的压控振荡器(VCO)时钟周期的数量来定义(参见图5)。具体来说，T_odd＝(N1.f1)×T_vco，T_even＝(N2.f2)×T_vco，其中N1.f1是奇数周期的分频值，N2.f2是偶数周期的分频值，T_VCO是VCO输出信号233的周期(参见图6)。703处所示的平均反馈时钟周期为T_avg与奇数和偶数周期之间的差异为并且因此其中ΔN.Δf是N₂.f₂-N₁.f₁的值。请注意，整数部分的差异不一定是差异的整数部分，小数部分也是如此。

找到ΔT的一种方法是使用自适应引擎来确定适当的反馈分频器值。图8示出了确定适当的反馈分频器值以使得反馈时钟信号具有与参考时钟信号的周期误差匹配的周期误差的实施例。PLL 800包括RC时间-电压转换器801，其通过加法器806和低通滤波器808向模数转换器(ADC)805提供电压803。时间-电压转换器801包括相位和频率检测器(PFD)和RC充电电路(图8中未单独示出)。电压803是表示参考时钟(REF)807和反馈时钟(FB)809之间的相位差的模拟误差信号。低通滤波器(LPF)808是将RC相位检测器的采样电压传输到ADC输入的结果。这是作为电荷从RC相位检测器801(这里也称为时间-电压转换器)的采样电容器转移到ADC 805输入的积分电容器来实现的。该电荷转移导致离散时间低通滤波器，其效果在数字域中被逆滤波器812的作用抵消。ADC 805将对应于相位差的数字误差信号提供给逆低通滤波器812。求和电路(summing circuit)806从电容器数模转换器(DAC)823接收消除信号，以添加或减去消除电压以消除与Δ-∑调制器819相关联的量化噪声。在2017年9月12日提交的任命Michael H.Perrot为发明人，标题为“Cancellation of Spurious TonesWithin a Phase-Locked Loop with a Time-to-Digital Converter”的美国专利第9,762,250号中描述了电容器DAC的一个实施例。在其他实施例中，使用不同类型的DAC来增加或减少电荷以消除量化噪声。第二求和电路814基于来自Δ-∑调制器831的残差来调整提供给数字环路滤波器811的误差信号841，如在此进一步解释的。数字环路滤波器811控制DCO 815调整DCO的输出以匹配参考时钟信号。PLL 800包括小数N反馈分频器，该分频器包括在Δ-∑调制器819的控制下的多模反馈分频器817。Δ-∑调制器(DSM)819接收小数分频值N.f(在加法器820中与抖动信号相加之后)并控制多模反馈分频器817。显着的量化噪声与Δ-∑调制器819相关联。另外，Δ-∑调制器接收指示要对反馈分频器信号的周期进行调整的信号822。

在一个实施例中，Δ-∑调制器(DSM)819是传统的二阶DSM并且提供对应于待消除的Δ-∑量化噪声的残余序列。Δ-∑调制器使用抖动序列来改善量化噪声的加扰。在一个实施例中，在确定表示要消除的噪声的消除多项式之前，从残留信号中去除抖动序列。

在加法器826中从积分残留信号824(residue_ph)中减去累积抖动信号823，并且将减法结果x₁提供给系数块h₁。Δ-∑调制器的残留是“频率”残留。那是因为Δ-∑调制器的输出控制反馈分频器的瞬时分频值，即分频信号的频率。然而，在相位检测器输入，相位由所有先前反馈分频器值的总和决定。这种固有的积分意味着如果量化噪声在相位检测器输出被消除，则应使用“相位”残留而不是“频率”残留。因此，频率残留被积分以提供相位残留(residue_ph)。请注意，图8中所示的加法器和此处的其他图可以是加法或减法。将表示周期误差x₅ 827的方波提供给标度块h₅，并将h₅x₅作为误差项822提供，它代表参考时钟的每个周期的适当ΔT值，通过该值调整反馈时钟信号的周期以匹配参考时钟信号的周期误差。Δ-∑调制器819为反馈分频器817产生分频值828，其表示由周期误差项822调整的标称分频值N.f。

加法器826的输出x₁与其他项组合以形成多项式，其对应于Δ-∑调制器819的残差的待消除噪声，并且基于多项式的消除值被提供给Δ-∑调制器831。Δ-∑调制器831的输出用于控制电容器DAC 832，它向/从模拟误差信号(REF时钟807和FB时钟809之间的相位差)增加或减少电压以消除量化噪声。注意，图8的实施例试图通过数字信号处理来复制模拟相位检测器中发生的情况。PLL中的非线性导致量化噪声及其功率出现在相位检测器的输出，通过多项式的“平方”项x₂和“立方”项x₃以数字方式模拟。

使用Δ-∑调制器831的一个原因是为电容器DAC实现合理的数量(例如4-6位)以使电容器DAC实现实用化。然而，Δ-∑调制器831的使用导致也需要校正的残余量化噪声误差。可以使用块835中的一阶差和缩放块837中的适当缩放因子h₄从Δ-∑调制器831的残差833估计电容器DAC消除的误差。在提供给数字环路滤波器811之前，在加法器814中从数字误差信号(相位差)中减去残余误差。为了便于说明，图8中所示的高级数字信号处理框图省略了正确对准信号可能需要的延迟块。

模拟时间-电压转换器的参数是半导体工艺和温度的函数，而数字信号处理则不是。因此，使用自适应算法来找到系数h₁-h₅，从而使得时间-电压转换器的周期误差和增益和非线性度的数字估计在允许的范围内尽可能接近周期误差和模拟增益和非线性度。图9示出了用于更新系数h₁-h₅的自适应回路(adaptation loop)的实施例。实现自适应回路的自适应引擎可以在编程处理器(诸如微控制器或硬件和编程处理器的组合)上的硬件或软件/固件中实现。C_xx是信号x₁、x₂、x₃、x₄和x₅的协方差矩阵(如图8所示)，C_ex是误差与x₁-x₅的互相关向量，其中误差显示在图8中的841处。是列向量，每个表示帧中相应变量的时间序列值。901处生成的C_xx和C_ex的逆矩阵的乘积提供了权重与最佳解的偏差的估计值因此对于模拟抵消，非线性相位误差不可用于确定互相关向量C_ex。相反，被分布并且作为输入存在于图8中的加法器806和814。因此，在图9中，其输入是的加法器902实际上分布在图8的实施例中的三个地方：即，到加法器806和814，以及Δ-∑调制器819。非线性相位误差是x₁、x₂、x₃、x₄和x₅的线性组合，其中代替误差用于确定与的偏差。当时，误差 最小，其中，是一个向量，其元素为α，β，γ，δ和∈。与的偏差通过在框901中生成的C_xx和C_ex的逆矩阵的乘积来估计。自适应回路作用于与的偏差，并将该偏差驱动为零。这是通过图9中的累加器905对该偏差进行积分并让累加器输出控制h个权重来实现的。自适应回路中的增益项K 903用于权衡自适应回路的噪声和带宽。累加器的输出将收敛到所需的系数或权重值h₁-h₅，导致x₁-x₅与误差信号之间的相关性为零。因此，收敛导致C_xx ^-1和C_ex的乘积为零。累加器905中的累加值然后将保持正确的h₁-h₅值以有效地调整反馈时钟信号的周期以匹配参考时钟信号的周期并消除噪声项，包括RC相位检测器中的非线性效应。随着环境变化(例如电压或温度的变化)，非零相关性将再次发生，并且系数值h₁-h₅将通过自适应回路进行调整，直到零相关性返回。

在一个实施例中，通过使用高斯赛德尔算法迭代地找到协方差矩阵(C_xx ^-1)的逆矩阵与C_ex的乘积。图10说明了对的求解，即与的偏差。权重由C_xx ^-1C_ex确定，并且使用高斯赛德尔迭代迭代地进行矩阵求逆。步骤包括(1)缩放C_xx和C_ex，使得C_xx具有统一对角线；(2)将C_xx拆分为单位对角线I、下矩阵L和上矩阵U，如图10所示，以及(3)对等式1001进行迭代。其他实施例使用替代算法进行矩阵求逆，例如Jacobi或高斯消元法。图11A示出了协方差矩阵C_xx，其中q是量化噪声。图11B示出了互相关向量C_ex和协方差矩阵C_xx。如图11B所示，因此C_ex＝C_xxh，

在偶数边沿和奇数边沿上调整反馈分频器分频比降低了时间数字转换器(TDC)中相位检测器输入的反馈时钟信号与参考时钟信号之间的相位差。TDC包括时间电压转换器801、电容器DAC 832和ADC 805。为了减小相位差，参考时钟信号中的大周期变化与反馈时钟信号匹配。在实施例中，反馈时钟信号的版本被重新用作ADC 805中的ADC时钟和数字环路滤波器811中的主时钟。在一个实施例中，ADC的增益与ADC时钟的瞬时周期成正比因为它计算自上次采样以来的相变次数。这会在时间电压转换器中来自电容器DAC的整形量化噪声(集中在高频)与周期变化(时钟频率一半的音调)之间产生混合作用。这种混合动作将一些量化噪声带入信号频带，从而降低了PLL的整体相位噪声性能。如果数字时钟具有模拟参考时钟信号的周期变化，则会发生类似的现象。在从反馈时钟域到更高频率时钟的时钟域交叉处，在对VCO时钟信号进行恒定分频时，偶数和奇数周期将保持不等量的时间，在某些情况下赋予一个权重。非恒定时钟方案可能还有其他动态影响。

为了减轻这种性能下降，反馈时钟信号的控制被调整为提供近似恒定的周期(在实现小数分频比的多模分频器的限制内)，以用于ADC时钟和数字时钟。那些特定时钟是作为示例，并且其他实施例可能想要使用具有近似恒定周期的其他内部时钟信号。这是可能的，因为实施例利用四倍于参考时钟信号的频率的反馈时钟信号。4X反馈时钟信号用于在TDC内部生成时钟，用于其开关电容器操作、相位检测和ADC时钟。使用4X反馈时钟信号的TDC的一个示例可以在美国专利第9,762,250号中找到，其发表于2017年9月12日，标题为“Cancellation of Spurious Tones Within a Phase-Locked Loop with a Time-to-Digital Converter”，任命Michael H.Perrot为发明人。图12说明了一个实施例，其中存在控制反馈分频器信号1204的四个子相位(enable<0>，enable<1>，enable<2>，enable<3>)的持续时间的四个单独的分频比(div_code_0，div_code_1，div_code_2，div_code_3)。使能逻辑<3：0>选择由多路复用器1201提供给反馈分频器1203的特定分频代码。反馈分频器1203提供具有四倍于参考时钟速率的频率的反馈时钟信号1204。以4X速率计时的两位计数器1205可用于产生与四相时钟的每一相相对应的分频选择值和使能信号。使用图12所示的结构允许子相位有利地用于提供具有与参考时钟信号匹配的可变周期的反馈信号，并且还提供一个或多个具有基本恒定周期的时钟信号供PLL内部使用。

图13A和图13B示出了，随着四个子相位的可用性，相位检测器看到的反馈时钟信号的分频周期可以不同于数字时钟信号和ADC时钟信号的分频周期。这允许对各种子相位进行动态控制，以保持数字和ADC时钟恒定，同时仍然跟踪参考时钟信号的周期变化，该信号来自倍频之前f1x时钟中的占空比误差。该控制概念在图13A和图13B中示出。图13A示出了反馈分频器信号的四个时钟子相位enable<0>、enable<1>、enable<2>以及enable<3>。如1303和1305处的水平箭头所示，enable<0>和enable<1>之间的边界发生变化，使得enable<0>相位的长度变长，enable<1>相位的长度变短，或者使得enable<1>相位的长度变长，enable<0>相位的长度变短，这取决于它是反馈时钟信号的奇数还是偶数周期。这允许通过与不同子相位相关联的边界生成内部时钟，从而允许某些内部时钟具有基本恒定的周期，该周期不反映与参考时钟信号相关的周期误差，并允许相位和频率检测器看到的反馈时钟信号与参考时钟信号的周期误差相匹配。

参考图13B，示出了三个时钟信号的周期：相位检测器看到的T[k]、环路滤波器数字逻辑使用的T_dig[k]和ADC使用的T_adc[k]。在图13B的实施例中，通过使得对应于从enable0到enable1的转换的边沿1307在偶数和奇数周期上改变，仅enable<0>和enable<1>的长度改变，因为该转换对应于仅在TDC中的相位检测器处看到边沿。相位检测器将enable<0>的下降沿(或enable<1>的上升沿)视为反馈时钟信号的有效边沿。因此，例如，相位检测器将enable<1>的上升沿(有效边沿)与参考时钟信号的上升沿(有效边沿)进行比较。在这样的实施例中，相位和频率检测器忽略两个信号的下降沿(无效边沿)。通过配置四个分频比，使得子相位enable<0>和enable<1>的持续时间足够长以适应预期的占空比引起的周期变化，子相位之一的持续时间可以与另一个子相位进行权衡，以保持T_adc[k]和T_dig[k]的周期恒定，同时仍然调整相位检测器边沿和T[k]的周期长度。因此，短T[k]周期之后是长T[k+1]周期，然后是短T[k+2]周期。周期的长度由enable<0>和enable<1>之间的转换位置决定。相比之下，T_dig[k]、T_dig[k+1]和T_dig[k+2]的长度基本恒定并且由enable<3>和enable<0>之间的转换决定。类似地，T_adc[k]和T_adc[k+1]以及T_adc[k+2]的长度基本恒定并且由enable<1>和enable<2>之间的转换决定。

因此，可以生成具有随参考时钟信号周期误差而变化的周期误差的反馈时钟信号，并且不跟踪基于子相位的周期误差的其他时钟信号可以被PLL中的其他电路使用。请记住，每个子相位的长度由反馈分频器使用的分频值决定。因此，对于较长的子相位，反馈分频器在发出边沿之前对应较长子相位的长度计数较长的时间，对于较短的子相位，反馈分频器在发出边沿之前对应于短相位边沿计数。在示出的实施例中，除了enable<0>和enable<1>之外的其他子相位的长度保持不变。

图14示出了反馈分频器控制电路的高级框图，以实现图13A和图13B中所示的时序并提供使反馈时钟信号具有与参考时钟信号基本相同的周期误差的分频值。请注意，由于电路的限制、舍入误差和环境变化，相位和频率检测器看到的反馈时钟信号与参考时钟信号的周期误差不会完全相同。此外，Δ-∑调制器可以改变反馈时钟信号的周期以实现期望的小数分频值。因此，在此描述的各个实施例中的相位和频率检测器看到的反馈时钟信号的周期误差基本上等于参考时钟信号的周期误差但不相同。分频器电路1401接收反馈分频器的标称分频值N.f并将标称分频值分成对应于四个子相位的四个分频值：div_val_0、div_val_1、div_val_2和div_val_3。对应于h₅x₅(图8中的822)的duty_cycle_adjust[k]信号1402，通过调整div_code_0[k]和div_code_3[k]来调整相位检测器处的偶数/奇数周期变化，其是反馈分频器时钟信号的两个子相位的分频器值。div_code_3[k]信号控制enable<0>子相位，div_code_0[k]信号控制enable<1>子相位。第四个分频比div_code_1是常数，图14中未示出。图14所示电路在1403处对duty_cycle_adjust[k]进行四舍五入并除以2以生成dca_half_int[k]。将dca_half_int[k]乘以(1)生成dca3[k]并将dca3[k]1405添加到加法器1407中的divout3_nom的标称值，生成div_code_3[k]。请注意，divout3_nom对应于由偏移量调整的来自分路器1401的div_val_3，而divout0_nom对应于由偏移量调整的div_val_0。在一个实施例中，偏移量和标称值被选择为使得div_code_2和div_code_1的值尽可能最小并且允许分频比的其余部分在div_code_3和div_code_0之间拆分以用于最大范围的占空比校正。

将dca_half_int[k]乘以(-1)产生dca0[k]1406并且将dca0[k]添加到加法器1409中的标称值divout0_nom产生div_code_0[k]。由于duty_cycle_adjusts[k]1401每个周期由正变为负，因此div_code_3[k]和div_code_0[k]在参考时钟信号的每个周期交替反向加长和缩短。加法器1415将duty_cycle_adjust[k]值1402和来自偏移寄存器1416的偏移值相加。在延迟块1412中dca0[k]的延迟之后，两个dca_half_int[k]值在加法器1411中组合以对准这些值，因此它们不会抵消，然后在加法器1415中从duty_cycle_adjust[k](和偏移值)中减去(乘以(-1)并求和)。该减法表示舍入后剩余的占空比调整值(舍入误差)，并且加法器1418将舍入误差与具有分频代码div_val_2 1417的偏移量相结合。偏移量设置div_code_2[k]的标称分频比，例如使与div_code_2[k]相关的相位更短。在一个实施例中，偏移量和标称值被编程为使得div_code_1(图14中未示出)和div_code_2[k]是由最大操作频率设置的可能的最小值。其余的分频比在divout0_nom和divout3_nom之间平均分配，以实现最大占空比校正范围。在其他实施例中，div_code_2和div_code_1，即使不是最小值，也至少足够小以允许div_code_3[k]和div_code_0[k]变化到足以反映参考时钟信号的周期误差。注意，尽管反馈分频器接收定义四个子相位的分频器值，但在所示的实施例中，仅div_val_2在通过偏移和舍入误差调整后被提供给多级噪声整形(MASH)Δ-∑调制器1419，它对应于图8中的Δ-∑调制器819。在不需要为T_adc[k]和T_dig[k]提供恒定周期的实施例中，仅控制div_val_2[k]，并且DSM的输入是div_val_2[k]+duty_cycle_adjust[k]。请注意，反馈分频器提供的反馈信号与VCO的输出边沿对准。

图15示出了另一个实施例，其中在Δ-∑调制器之后生成四个子相位。加法器1501将反馈分频值N.f 1502与抖动信号1503和相位调整信号h₅x₅ 1505组合，并将结果提供给Δ-∑调制器1507。分路器1509将来自Δ-∑调制器的输出N[k]分成四个分频器值d₀[k]、d₁、d₂和d₃，其中N[k]＝d₀[k]+d₁+d₂+d₃。注意，在所示实施例中，d₁、d₂和d₃是恒定的，而d₀[k]结合了由Δ-∑调制器1507做出的改变以实现小数分频。乘法器1511接收奇数/偶数指示1515(0.5×[h5/Mfs])，其中Mfs是DSM量化步长，并产生占空比调整值“x”。然后调整d₂和d₃的值以表示周期误差：

N[k]＝d₀[k]+d₁+(d₂+x)+(d₃-x)；k＝odd。

N[k]＝d₀[k]+d₁+(d₂-x)+(d₃+x)；k＝even。

假设相位检测器看到由分频器值d₂和d₃定义的子相位之间的边界。在其他实施例中，分路器调整d₃和d₀(或任何两个子相位)以进行周期误差校正，并且将Δ-∑调制器变化合并为d₂和/或d₁以实现小数分频。

为了更好地理解使用多相位反馈分频器来校正周期误差，图16至图19使用了示例数字。请注意，图16至图19未按比例绘制。参考图16，假设参考时钟信号具有理想的50％占空比。相位检测器边沿将en0和en1之间的转换视为定义反馈时钟信号周期，ADC将en1和en2之间的转换视为定义ADC时钟周期。在没有周期误差的情况下，ADC时钟和相位检测器时钟都有一个由4个50VCO周期组成的200VCO周期。图17说明当反馈时钟信号被调整以匹配参考时钟信号的周期误差但没有对反馈时钟信号产生的其他时钟进行周期补偿时，PD时钟在230VCO周期的1701处有一个长周期，在170VCO周期的1703处有一个短周期。在没有补偿的情况下，ADC时钟还分别在1705处和1707处看到230VCO周期和170VCO周期的长周期和短周期。如前所述，ADC的长周期和短周期会在PLL中引起不希望有的噪声。

图18示出了ADC时钟的周期补偿方案的结果。在图18的实施例中，需要补偿的周期误差的值从自适应算法导出，并且非常缓慢地变化以跟踪跨温度的周期误差变化(例如跟踪带宽～20Hz)。因此，出于图17至图19的目的，假设周期误差是准静态的。相位检测器时钟信号的周期由en0和en1之间的转换定义。请注意，en0-en3对应于子相位enable<0>到enable<3>。ADC时钟信号的周期由en1和en2之间的转换定义。相位检测器时钟信号在1801处的长周期为230，在1803处的短周期为170。通过使用如图14和图15所示的电路进行补偿，ADC时钟在1805和1807处保持200个单位周期。图19示出了通过使子相位en2和en3比图18的实施例中更短的具有更大校正范围的周期误差补偿。具体而言，在所示示例中，en2和en3仅是10个单位，而en0和en1利用在105和75之间变化的180个单位。

由大周期误差引起的另一个问题发生在启动时(或每当PLL试图获取锁定时)。在存在大的占空比引起的周期变化的情况下，PLL可能难以锁定。为了解决这个问题，在实施例中，PLL最初锁定参考时钟信号的偶数或奇数周期的一组边沿，以通过对提供给相位检测器的样本进行下采样来隐藏锁定过程中的周期变化。一旦实现锁定并且粗量化噪声消除(QNC)适应完成(特别是h5收敛)，环路滤波器将停止下采样以全速率运行并实现所需的性能。图20示出了为实现锁定序列而进行的排序的实施例的高级流程图。在2001处，PLL控制禁用自适应并在初始化状态中等待，同时PLL被配置为在2003处锁定到参考时钟信号的奇数时钟边沿或偶数时钟边沿。PLL继续尝试实现锁定，直到失锁(LOL)检测器表明在2005处实现频率锁定。然后在2007处，PLL进入等待状态以等待一段定义的时间，从而允许附加的PLL稳定。在一个实施例中，一旦实现锁定，并且在等待期之后，自适应步骤提供自适应以确定h5。在锁定和第一次自适应期间，相位和频率检测器以及环路滤波器被下采样，因此只能观察到偶数边沿或奇数边沿。请注意，在初始锁定期间，可以使用粗略的相位和频率检测器。一旦实现锁定并且适应已经收敛，PLL可以返回到在参考时钟信号的两个边沿上的锁定，并且自适应回路继续运行以更新h5。

如图21所示，在一个实施例中，粗相位检测器基本上使用4x速率反馈分频器时钟信号量化参考时钟信号。如果参考时钟在enable3或enable0期间到达，则认为参考时钟信号较早，TDC输出反映参考时钟较早。如果参考时钟在enable2期间到达，那么它较晚。如果它在enable1期间到达，则认为参考时钟信号是及时的。粗频率检测器接收下采样信号。与粗相位检测器相关联的控制逻辑还寻找相位在早和晚之间直接回绕的情况，从而在发生这种回绕时导致更大的频率误差校正。环路滤波器的下采样发生在量化噪声消除信号处理之后，因此仍然可以基于偶数和奇数周期进行自适应以校正占空比，但在控制到达VCO之前。粗PFD和环路滤波器的下采样控制保持同步，因此它们都可以查看偶数边沿或奇数边沿，但不会出现失配。在至少一个实施例中，是锁定到偶数参考时钟周期还是奇数参考时钟周期是任意的并且不受控制。

因此，已经描述了各种方法来解决参考时钟信号中的周期误差。此处阐述的本发明的描述是说明性的，并不旨在限制如以下权利要求中阐述的本发明的范围。在不脱离所附权利要求中阐述的本发明的范围的情况下，可以基于在此阐述的描述对本文公开的实施例进行其他变化和修改。