具体实施方式

在以下实施例的描述中，术语“预设”表示当在过程或算法中使用参数时，预先确定该参数的值。根据不同的实施例，参数的值可以在过程或算法开始时或在执行过程或算法的同时被设定。

用于在各种组件之间进行区分的诸如“第一”和“第二”的术语不受这些组件的限制。例如，第一组件可以被称为第二组件，反之亦然。

当一个组件被称为“耦接”或“连接”到另一组件时，其可以指这些组件彼此直接耦接或直接连接，或者通过介于其间的另一组件彼此耦接或连接。另一方面，当一个组件被称为“直接耦接”或“直接连接”到另一组件时，其可以指这些组件在没有介于其间的另一组件的情况下彼此直接耦接或连接。

“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号不同于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施例，“逻辑高电平”可以被设定为高于“逻辑低电平”的电压。根据实施例，信号的逻辑电平可以被设定为不同的逻辑电平或相反的逻辑电平。例如，具有逻辑高电平的信号可以根据实施例而被设定为具有逻辑低电平，而具有逻辑低电平的信号可以根据实施例而被设定为具有逻辑高电平。

此后，将更详细地描述实施例。实施例仅用于举例说明本公开，并且本公开的范围不受这些实施例的限制。

如图1所示，根据实施例的逻辑电路10可以包括第一上拉驱动电路(第一PU DR)101、第一下拉驱动电路(第一PD DR)103、第二上拉驱动电路(第二PU DR)105、第二下拉驱动电路(第二PD DR)107、第三上拉驱动电路(第三PU DR)109、第三下拉驱动电路(第三PDDR)111、第四下拉上驱动电路(第四PU DR)113和第四下拉驱动电路(第四PD DR)115。

第一上拉驱动电路101可以基于第一输入信号IN1、第二输入信号IN2和第三反相输入信号IN3B来上拉被输出到节点nd111的输出信号OUT。在此，“上拉”可以指使用电源电压(图2的VDD)将输出信号OUT驱动至逻辑高电平。当第一输入信号IN1、第二输入信号IN2和第三反相输入信号IN3B处于第一逻辑电平时，第一上拉驱动电路101可以将输出信号OUT上拉至第二逻辑电平。第一逻辑电平可以被设定为逻辑低电平，而第二逻辑电平可以被设定为逻辑高电平。

第一下拉驱动电路103可以基于第二输入信号IN2、第三输入信号IN3和第一反相输入信号IN1B来下拉被输出到节点nd111的输出信号OUT。这里，“下拉”可以指使用接地电压(图2的VSS)将输出信号OUT驱动至逻辑低电平。当第二输入信号IN2、第三输入信号IN3和第一反相输入信号IN1B处于第二逻辑电平时，第一下拉驱动电路103可以将输出信号OUT下拉至第一逻辑电平。第一逻辑电平可以被设定为逻辑低电平，而第二逻辑电平可以被设定为逻辑高电平。

第二上拉驱动电路105可以基于第二输入信号IN2、第三输入信号IN3和第一反相输入信号IN1B来上拉被输出到节点nd111的输出信号OUT。当第二输入信号IN2、第三输入信号IN3和第一反相输入信号IN1B处于第一逻辑电平时，第二上拉驱动电路105可以将输出信号OUT上拉至第二逻辑电平。

第二下拉驱动电路107可以基于第三输入信号IN3、第一输入信号IN1和第二反相输入信号IN2B来下拉被输出到节点nd111的输出信号OUT。当第三输入信号IN3、第一输入信号IN1和第二反相输入信号IN2B处于第二逻辑电平时，第二下拉驱动电路107可以将输出信号OUT下拉至第一逻辑电平。

第三上拉驱动电路109可以基于第三输入信号IN3、第一输入信号IN1和第二反相输入信号IN2B来上拉被输出到节点nd111的输出信号OUT。当第三输入信号IN3、第一输入信号IN1和第二反相输入信号IN2B处于第一逻辑电平时，第三上拉驱动电路109可以将输出信号OUT上拉至第二逻辑电平。

第三下拉驱动电路111可以基于第一输入信号IN1、第二输入信号IN2和第三反相输入信号IN3B来下拉被输出到节点nd111的输出信号OUT。当第一输入信号IN1、第二输入信号IN2和第三反相输入信号IN3B处于第二逻辑电平时，第三下拉驱动电路111可以将输出信号OUT下拉至第一逻辑电平。

第四上拉驱动电路113可以基于第一反相输入信号IN1B、第二反相输入信号IN2B和第三反相输入信号IN3B来上拉被输出到节点nd111的输出信号OUT。当第一反相输入信号IN1B、第二反相输入信号IN2B和第三反相输入信号IN3B处于第一逻辑电平时，第四上拉驱动电路113可以将输出信号OUT上拉至第二逻辑电平。

第四下拉驱动电路115可以基于第一反相输入信号IN1B、第二反相输入信号IN2B和第三反相输入信号IN3B来下拉被输出到节点nd111的输出信号OUT。当第一反相输入信号IN1B、第二反相输入信号IN2B和第三反相输入信号IN3B处于第二逻辑电平时，第四下拉驱动电路115可以将输出信号OUT下拉至第一逻辑电平。

根据本实施例的逻辑电路10可以根据第一输入信号IN1、第二输入信号IN2和第三输入信号IN3的逻辑电平组合来上拉或下拉输出信号OUT，从而快速执行异或运算。为了执行异或运算，根据本实施例的逻辑电路10可能仅包括第一上拉驱动电路101、第一下拉驱动电路103、第二上拉驱动电路105、第二下拉驱动电路107、第三上拉驱动电路109、第三下拉驱动电路111、第四上拉驱动电路113和第四下拉驱动电路115，这使得能够将布局面积最小化。

图2是示出第一上拉驱动电路101和第一下拉驱动电路103的实施例的电路图。

如图2所示，作为第一上拉驱动电路101的实施例而实施的第一上拉驱动电路101A可以包括p型金属氧化物半导体(PMOS)晶体管P111、P113和P115。PMOS晶体管P111可以耦接在电源电压VDD的端子与节点nd113之间，并可以基于第一输入信号IN1而被导通。当第一输入信号IN1处于逻辑低电平时，PMOS晶体管P111可以将被输出到节点nd113的第一反相输入信号IN1B驱动至电源电压VDD。PMOS晶体管P113和P115可以串联耦接在节点nd113与从其输出输出信号OUT的节点nd111之间。当第二输入信号IN2处于逻辑低电平时，PMOS晶体管P113可以被导通，并且当第三反相输入信号IN3B处于逻辑低电平时，PMOS晶体管P115可以被导通。第一上拉驱动电路101A可以通过在第一输入信号IN1、第二输入信号IN2和第三反相输入信号IN3B都处于逻辑低电平时全都被导通的PMOS晶体管P111、P113和P115而将从节点nd111输出的输出信号OUT上拉至电源电压VDD。

如图2所示，作为第一下拉驱动电路103的实施例而实施的第一下拉驱动电路103A可以包括n型金属氧化物半导体(NMOS)晶体管N111、N113和N115。NMOS晶体管N111和N113可以串联耦接在节点nd111与节点nd115之间。当第一反相输入信号IN1B处于逻辑高电平时，NMOS晶体管N111可以被导通，并且当第二输入信号IN2处于逻辑高电平时，NMOS晶体管N113可以被导通。NMOS晶体管N115可以耦接在接地电压VSS的端子与从其输出第三反相输入信号IN3B的节点nd115之间。当第三输入信号IN3处于逻辑高电平时，NMOS晶体管N115可以被导通以将第三反相输入信号IN3B下拉至接地电压VSS。第一下拉驱动电路103A可以通过在第二输入信号IN2、第三输入信号IN3和第一反相输入信号IN1B都处于逻辑高电平时全都被导通的NMOS晶体管N111、N113和N115而将从节点nd111输出的输出信号OUT下拉至接地电压VSS。

图3是用于描述图2所示的第一上拉驱动电路101A和第一下拉驱动电路103A的操作的表格。如图3所示，当第一输入信号IN1和第二输入信号IN2均处于逻辑低电平“0”并且第三输入信号IN3处于逻辑高电平“1”时，第一上拉驱动电路101A可以将输出信号OUT驱动至逻辑高电平。如图3所示，当第一输入信号IN1处于逻辑低电平并且第二输入信号IN2和第三输入信号IN3均处于逻辑高电平时，第一下拉驱动电路103A可以将输出信号OUT驱动至逻辑低电平。

图4是示出第一上拉驱动电路101和第一下拉驱动电路103的另一实施例的电路图。

如图4所示，作为第一上拉驱动电路101的另一实施例而实施的第一上拉驱动电路101B可以包括反相器IV111以及PMOS晶体管P117和P119。反相器IV111可以对第一输入信号IN1进行反相并缓冲，并且可以将第一反相输入信号IN1B输出到节点nd117。PMOS晶体管P117和P119可以串联耦接在节点nd117与从其输出输出信号OUT的节点nd111之间。当第二输入信号IN2处于逻辑低电平时，PMOS晶体管P117可以被导通，并且当第三反相输入信号IN3B处于逻辑低电平时，PMOS晶体管P119可以被导通。第一上拉驱动电路101B可以通过在第一输入信号IN1、第二输入信号IN2和第三反相输入信号IN3B都处于逻辑低电平时全都被导通的PMOS晶体管P117和P119而将从节点nd111输出的输出信号OUT上拉至第一反相输入信号IN1B。

如图4所示，作为第一下拉驱动电路103的另一实施例而实施的第一下拉驱动电路103B可以包括反相器IV113以及NMOS晶体管N117和N119。反相器IV113可以对第三输入信号IN3进行反相并缓冲，并且可以将第三反相输入信号IN3B输出到节点nd119。NMOS晶体管N117和N119可以串联耦接在节点nd111与nd119之间。当第一反相输入信号IN1B处于逻辑高电平时，NMOS晶体管N117可以被导通，并且当第二输入信号IN2处于逻辑高电平时，NMOS晶体管N119可以被导通。第一下拉驱动电路103B可以通过在第二输入信号IN2、第三输入信号IN3和第一反相输入信号IN1B都处于逻辑高电平时全都被导通的NMOS晶体管N117和N119而将从节点nd111输出的输出信号OUT下拉至第三反相输入信号IN3B。

图5是示出第二上拉驱动电路105和第二下拉驱动电路107的实施例的电路图。

如图5所示，作为第二上拉驱动电路105的实施例而实施的第二上拉驱动电路105A可以包括PMOS晶体管P121、P123和P125。PMOS晶体管P121可以耦接在电源电压VDD的端子与节点nd123之间，并可以基于第二输入信号IN2而被导通。当第二输入信号IN2处于逻辑低电平时，PMOS晶体管P121可以将被输出到节点nd123的第二反相输入信号IN2B驱动至电源电压VDD。PMOS晶体管P123和P125可以串联耦接在节点nd123与从其输出输出信号OUT的节点nd111之间。当第三输入信号IN3处于逻辑低电平时，PMOS晶体管P123可以被导通，并且当第一反相输入信号IN1B处于逻辑低电平时，PMOS晶体管P125可以被导通。第二上拉驱动电路105A可以通过在第二输入信号IN2、第三输入信号IN3和第一反相输入信号IN1B都处于逻辑低电平时全都被导通的PMOS晶体管P121、P123和P125而将从节点nd111输出的输出信号OUT上拉至电源电压VDD。

如图5所示，作为第二下拉驱动电路107的实施例而实施的第二下拉驱动电路107A可以包括NMOS晶体管N121、N123和N125。NMOS晶体管N121和N123可以串联耦接在节点nd111与节点nd125之间。当第二反相输入信号IN2B处于逻辑高电平时，NMOS晶体管N121可以被导通，并且当第三输入信号IN3处于逻辑高电平时，NMOS晶体管N123可以被导通。NMOS晶体管N125可以耦接在接地电压VSS的端子与从其输出第一反相输入信号IN1B的节点nd125之间。当第一输入信号IN1处于逻辑高电平时，NMOS晶体管N125可以被导通以将第一反相输入信号IN1B下拉至接地电压VSS。第二下拉驱动电路107A可以通过在第三输入信号IN3、第一输入信号IN1和第二反相输入信号IN2B都处于逻辑高电平时全都被导通的NMOS晶体管N121、N123和N125而将从节点nd111输出的输出信号OUT下拉至接地电压VSS。

图6是用于描述图5所示的第二上拉驱动电路105A和第二下拉驱动电路107A的操作的表格。如图6所示，当第一输入信号IN1处于逻辑高电平“1”并且第二输入信号IN2和第三输入信号IN3均处于逻辑低电平“0”时，第二上拉驱动电路105A可以将输出信号OUT驱动至逻辑高电平。如图6所示，当第二输入信号IN2处于逻辑低电平并且第一输入信号IN1和第三输入信号IN3均处于逻辑高电平时，第二下拉驱动电路107A可以将输出信号OUT驱动至逻辑低电平。

图7是示出第二上拉驱动电路105和第二下拉驱动电路107的另一实施例的电路图。

如图7所示，作为第二上拉驱动电路105的另一实施例而实施的第二上拉驱动电路105B可以包括反相器IV121以及PMOS晶体管P127和P129。反相器IV121可以对第二输入信号IN2进行反相并缓冲，并且可以将第二反相输入信号IN2B输出到节点nd127。PMOS晶体管P127和P129可以串联耦接在节点nd127与从其输出输出信号OUT的节点nd111之间。当第三输入信号IN3处于逻辑低电平时，PMOS晶体管P127可以被导通，并且当第一反相输入信号IN1B处于逻辑低电平时，PMOS晶体管P129可以被导通。第二上拉驱动电路105B可以通过在第二输入信号IN2、第三输入信号IN3和第一反相输入信号IN1B均处于逻辑低电平时全都被导通的PMOS晶体管P127和P129而将从节点nd111输出的输出信号OUT上拉至逻辑高电平的第二反相输入信号IN2B。

如图7所示，作为第二下拉驱动电路107的另一实施例而实施的第二下拉驱动电路107B可以包括反相器IV123以及NMOS晶体管N127和N129。反相器IV123可以对第一输入信号IN1进行反相并缓冲，并且可以将第一反相输入信号IN1B输出到节点nd129。NMOS晶体管N127和N129可以串联耦接在节点nd111与nd129之间。当第二反相输入信号IN2B处于逻辑高电平时，NMOS晶体管N127可以被导通，并且当第三输入信号IN3为逻辑高电平时，NMOS晶体管N129可以被导通。第二下拉驱动电路107B可以通过在第三输入信号IN3、第一输入信号IN1和第二反相输入信号IN2B都处于逻辑高电平时全都被导通的NMOS晶体管N127和N129而将从节点nd111输出的输出信号OUT下拉至第一反相输入信号IN1B。

图8是示出第三上拉驱动电路109和第三下拉驱动电路111的实施例的电路图。

如图8所示，作为第三上拉驱动电路109的实施例而实施的第三上拉驱动电路109A可以包括PMOS晶体管P131、P133和P135。PMOS晶体管P131可以耦接在电源电压VDD的端子与节点nd133之间，并可以基于第三输入信号IN3而被导通。当第三输入信号IN3处于逻辑低电平时，PMOS晶体管P131可以将被输出到节点nd133的第三反相输入信号IN3B驱动至电源电压VDD。PMOS晶体管P133和P135可以串联耦接在节点nd133与从其输出输出信号OUT的节点nd111之间。当第一输入信号IN1处于逻辑低电平时，PMOS晶体管P133可以被导通，并且当第二反相输入信号IN2B处于逻辑低电平时，PMOS晶体管P135可以被导通。第三上拉驱动电路109A可以通过在第三输入信号IN3、第一输入信号IN1和第二反相输入信号IN2B都处于逻辑低电平时全都被导通的PMOS晶体管P131、P133和P135而将从节点nd111输出的输出信号OUT上拉至电源电压VDD。

如图8所示，作为第三下拉驱动电路111的实施例而实施的第三下拉驱动电路111A可以包括NMOS晶体管N131、N133和N135。NMOS晶体管N131和N133可以串联耦接在节点nd111与节点nd135之间。当第三反相输入信号IN3B处于逻辑高电平时，NMOS晶体管N131可以被导通，并且当第一输入信号IN1处于逻辑高电平时，NMOS晶体管N133可以被导通。NMOS晶体管N135可以耦接在接地电压VSS的端子与从其输出第二反相输入信号IN2B的节点nd135之间。当第二输入信号IN2处于逻辑高电平时，NMOS晶体管N135可以被导通以将第二反相输入信号IN2B下拉至接地电压VSS。第三下拉驱动电路111A可以通过在第一输入信号IN1、第二输入信号IN2和第三反相输入信号IN3B都处于逻辑高电平时全都被导通的NMOS晶体管N131、N133和N135而将从节点nd111输出的输出信号OUT下拉至接地电压VSS。

图9是用于描述图8所示的第三上拉驱动电路109A和第三下拉驱动电路111A的操作的表格。如图9所示，当第一输入信号IN1和第三输入信号IN3均处于逻辑低电平“0”并且第二输入信号IN2处于逻辑高电平“1”时，第三上拉驱动电路109A可以将输出信号OUT驱动至逻辑高电平。如图9所示，当第一输入信号IN1和第二输入信号IN2都处于逻辑高电平并且第三输入信号IN3处于低电平时，第三下拉驱动电路111A可以将输出信号OUT驱动至逻辑低电平。

图10是示出第三上拉驱动电路109和第三下拉驱动电路111的另一实施例的电路图。

如图10所示，作为第三上拉驱动电路109的另一实施例而实施的第三上拉驱动电路109B可以包括反相器IV131以及PMOS晶体管P137和P139。反相器IV131可以对第三输入信号IN3进行反相并缓冲，并且可以将第三反相输入信号IN3B输出到节点nd137。PMOS晶体管P137和P139可以串联耦接在节点nd137与从其输出输出信号OUT的节点nd111之间。当第一输入信号IN1处于逻辑低电平时，PMOS晶体管P137可以被导通，并且当第二反相输入信号IN2B处于逻辑低电平时，PMOS晶体管P139可以被导通。第三上拉驱动电路109B可以通过在第三输入信号IN3、第一输入信号IN1和第二反相输入信号IN2B都处于逻辑低电平时全都被导通的NMOS晶体管N137和N139而将从节点nd111输出的输出信号OUT上拉至逻辑高电平的第三反相输入信号IN3B。

如图10所示，作为第三下拉驱动电路111的另一实施例而实施的第三下拉驱动电路111B可以包括反相器IV133以及NMOS晶体管N137和N139。反相器IV133可以对第二输入信号IN2进行反相并缓冲，并且可以将第二反相输入信号IN2B输出到节点nd139。NMOS晶体管N137和N139可以串联耦接在节点nd111与nd139之间。当第三反相输入信号IN3B处于逻辑高电平时，NMOS晶体管N137可以被导通，并且当第一输入信号IN1处于逻辑高电平时，NMOS晶体管N139可以被导通。第三下拉驱动电路111B可以通过在第一输入信号IN1、第二输入信号输入信号IN2和第三反相输入信号IN3B都处于逻辑高电平时全都被导通的NMOS晶体管N137和N139而将从节点nd111输出的输出信号OUT下拉至第二反相输入信号IN2B。

图11是示出第四上拉驱动电路113和第四下拉驱动电路115的实施例的电路图。

如图11所示，第四上拉驱动电路113可以包括PMOS晶体管P141、P143和P145。PMOS晶体管P141、P143和P145可以串联耦接在电源电压VDD的端子与从其输出输出信号OUT的节点nd111之间。当从第一上拉驱动电路101或第二下拉驱动电路107接收的第一反相输入信号IN1B处于逻辑低电平时，PMOS晶体管P141可以被导通。当从第二上拉驱动电路105或第三下拉驱动电路111接收的第二反相输入信号IN2B处于逻辑低电平时，PMOS晶体管P143可以被导通。当从第三上拉驱动电路109或第一下拉驱动电路103接收的第三反相输入信号IN3B处于逻辑低电平时，PMOS晶体管P145可以被导通。第四上拉驱动电路113可以通过在第一反相输入信号IN1B、第二反相输入信号IN2B和第三反相输入信号IN3B均处于逻辑低电平时全都被导通的PMOS晶体管P141、P143和P145而将从节点nd111输出的输出信号OUT上拉至电源电压VDD。

如图11所示，第四下拉驱动电路115可以包括NMOS晶体管N141、N143和N145。NMOS晶体管N141、N143和N145可以串联耦接在节点nd111与接地电压VSS的端子之间。当从第一上拉驱动电路101或第二下拉驱动电路107接收的第一反相输入信号IN1B处于逻辑高电平时，NMOS晶体管N141可以被导通。当从第二上拉驱动电路105或第三下拉驱动电路111接收的第二反相输入信号IN2B处于逻辑高电平时，NMOS晶体管N143可以被导通。当从第三上拉驱动电路109或第一下拉驱动电路103接收的第三反相输入信号IN3B处于逻辑高电平时，NMOS晶体管N145可以被导通。第四下拉驱动电路115可以通过在第一反相输入信号IN1B、第二反相输入信号IN2B和第三反相输入信号IN3B都处于逻辑高电平时全都被导通的NMOS晶体管N141、N143和N145而将从节点nd111输出的输出信号OUT下拉至接地电压VSS。

图12是用于描述图11所示的第四上拉驱动电路113和第四下拉驱动电路115的操作的表格。如图12所示，当第一输入信号IN1、第二输入信号IN2和第三输入信号IN3都处于逻辑高电平“1”时，第四上拉驱动电路113可以将输出信号OUT驱动至逻辑高电平“1”。如图12所示，当第一输入信号IN1、第二输入信号IN2和第三输入信号IN3都处于逻辑低电平“0”时，第四下拉驱动电路115可以将输出信号OUT驱动至逻辑低电平“0”。

图13示出了逻辑电路10的操作，该逻辑电路10接收三个输入信号并对接收到的信号执行异或运算。逻辑电路10可以基于参考图1至图12描述的配置和操作、根据第一输入信号IN1、第二输入信号IN2和第三输入信号IN3的逻辑电平组合来上拉或下拉输出信号OUT，从而快速执行异或运算。

图14至图16是示出了接收八个输入信号并对接收到的信号执行异或运算的逻辑电路的实施例的电路图。

如图14所示，逻辑电路201可以包括异或门XOR201、XOR203、XOR205和XOR207。异或门XOR201可以接收第一输入信号IN1、第二输入信号IN2和第三输入信号IN3，并且可以对接收到的信号执行异或运算。异或门XOR203可以接收第四输入信号IN4、第五输入信号IN5和第六输入信号IN6，并可以对接收到的信号执行异或运算。异或门XOR205可以接收第七输入信号IN7、第八输入信号IN8和接地电压VSS，并且可以对接收到的信号执行异或运算。异或门XOR207可以接收异或门XOR201的输出信号、异或门XOR203的输出信号以及异或门XOR205的输出信号，对接收到的信号执行异或运算，并且输出输出信号OUT。异或门XOR201、XOR203、XOR205和XOR207中的每一个可以通过使用如参考图1至图12所述的接收三个输入信号并对接收到的信号执行异或运算的逻辑电路10来实施。

如图15所示，逻辑电路211可以包括异或门XOR211、XOR213、XOR215和XOR217以及反相器IV211和IV213。异或门XOR211可以接收第一输入信号IN1、第二输入信号IN2和第三输入信号IN3，并可以对接收到的信号执行异或运算。反相器IV211可以对异或门XOR211的输出信号进行反相并缓冲。异或门XOR213可以接收第四输入信号IN4、第五输入信号IN5和第六输入信号IN6，并可以对接收到的信号执行异或运算。反相器IV213可以对异或门XOR213的输出信号进行反相并缓冲。异或门XOR215可以接收第七输入信号IN7、第八输入信号IN8和接地电压VSS，并且可以对接收到的信号执行异或运算。异或门XOR217可以接收反相器IV211的输出信号、反相器IV213的输出信号和异或门XOR215的输出信号，对接收到的信号执行异或运算，并且输出输出信号OUT。异或门XOR211、XOR213、XOR215和XOR217中的每一个可以通过使用如参考图1至图12所述的接收三个输入信号并对接收到的信号执行异或运算的逻辑电路10来实施。

如图16所示，逻辑电路221可以包括异或门XOR221、XOR223、XOR225和XOR227以及反相器IV221、IV223、IV225和IV227。异或门XOR221可以接收第一输入信号IN1、第二输入信号IN2和第三输入信号IN3，并可以对接收到的信号执行异或运算。反相器IV221可以对异或门XOR221的输出信号进行反相并缓冲。异或门XOR223可以接收第四输入信号IN4、第五输入信号IN5和第六输入信号IN6，并可以对接收到的信号执行异或运算。反相器IV223可以对异或门XOR223的输出信号进行反相并缓冲。异或门XOR225可以接收第七输入信号IN7、第八输入信号IN8和接地电压VSS，并可以对接收到的信号执行异或运算。反相器IV225可以对异或门XOR225的输出信号进行反相并缓冲。异或门XOR227可以接收反相器IV221的输出信号、反相器IV223的输出信号和反相器IV225的输出信号，并可以对接收到的信号执行异或运算。反相器IV227可以对异或门XOR227的输出信号进行反相并缓冲，并且可以输出输出信号OUT。异或门XOR221、XOR223、XOR225和XOR227中的每一个可以被实施为如参考图1至图12所述的接收三个输入信号并对接收到的信号执行异或运算的逻辑电路10。

逻辑电路201、211和221可以接收八个输入信号，并且可以对接收到的信号执行异或运算。逻辑电路201和211的输出信号可以被反相并缓冲，以实现接收八个输入信号并对接收到的信号执行异或运算的逻辑电路。此外，在逻辑电路221中包括的反相器IV227可以被去除，以实现接收八个输入信号并对接收到的信号执行异或运算的逻辑电路。

尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅用作示例。因此，本文中所描述的电子器件不应基于所描述的实施例而受到限制。