一种采用线计算的bcd译码电路
阅读说明：本技术 一种采用线计算的bcd译码电路 (BCD decoding circuit adopting line calculation ) 是由 李林 张跃军 林烨 张会红 于 2021-01-18 设计创作，主要内容包括：本发明公开了一种采用线计算的BCD译码电路,包括十四个反相器、二十二个MOS管和二十一组金属线,四个反相器作为第一级反相器,八个MOS管构成4个传输门,四个MOS管分别作为四个传输门的放电管,其他十个MOS管、二十一组金属线和十个反相器构成十个四输入与非门,每个四输入与非门中金属线之间耦合强度相同,产生四个大小相等的耦合电容；优点是金属线作为四输入与非门的关键部件之一,逆向设计者无法从芯片版图得到正确的逻辑功能,具有良好的抗逆向工程能力,利用互连线之间的确定性干扰来实现四输入与非门逻辑输出,在受到外部串扰噪声干扰时仍能正常工作,一定程度上能抵抗长距离走线所引起的串扰噪声,具有抗线串扰能力。(The invention discloses a BCD decoding circuit adopting line calculation, which comprises fourteen phase inverters, twenty-two MOS (metal oxide semiconductor) tubes and twenty-one group of metal wires, wherein the four phase inverters are used as first-stage phase inverters, eight MOS tubes form 4 transmission gates, the four MOS tubes are respectively used as discharge tubes of the four transmission gates, other ten MOS tubes, the twenty-one group of metal wires and ten phase inverters form ten four-input NAND gates, the coupling strength among the metal wires in each four-input NAND gate is the same, and four coupling capacitors with the same size are generated; the four-input NAND gate has the advantages that the metal wire is used as one of key components of the four-input NAND gate, a reverse designer cannot obtain a correct logic function from a chip layout, the four-input NAND gate has good reverse engineering resistance, deterministic interference among interconnection wires is utilized to realize logic output of the four-input NAND gate, the four-input NAND gate can still normally work when being interfered by external crosstalk noise, crosstalk noise caused by long-distance wiring can be resisted to a certain extent, and the four-input NAND gate has wire crosstalk resistance.)
技术领域
本发明涉及一种BCD译码电路，尤其是涉及一种采用线计算的BCD译码电路。
背景技术
随着集成电路制造工艺技术的飞速发展，半导体加工进入纳米时代，互连线的尺寸逐渐缩小，集成度逐渐提高，布线的复杂度逐渐增加。在先进的工艺节点下，增加金属线的垂直厚度是缓解线宽变小所引起电阻增大趋势的解决方案，但是器件的密集放置和金属线长度的增加又会造成互连线之间寄生效应，致使互连线之间横向耦合电容增加，导致互连线串扰增大，从而加剧耦合噪声，破坏集成电路的稳定性。当前，互连线之间横向耦合电容在集成电路中的比例不断上升，集成电路的性能也越来越受到互连线间寄生效应的影响。
随着半导体工艺节点不断推进，互连线之间的串扰越来越不可避免。片上互连线已经成为决定集成电路性能的主要因素之一，互连线寄生效应引起的串扰、延时和其他信号完整性问题引起设计者的广泛关注。
译码电路具有“翻译”功能，在数字系统中有广泛的用途。传统的BCD(Binary-Coded Decimal，二-十进制代码)译码电路由CMOS门电路构成，其内金属线长度的增加会增大互连线之间的横向耦合电容，从而增大互连线间的串扰，最终导致译码电路的逻辑功能错误。同时，传统的BCD译码电路结构特征相对固定，导致电路抗逆向工程能力差。
发明内容
本发明所要解决的技术问题是提供一种具有抗互连线串扰能力，且具有良好的抗逆向工程能力的采用线计算的BCD译码电路。
本发明解决上述技术问题所采用的技术方案为：一种采用线计算的BCD译码电路，包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管、第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管、第二十一MOS管、第二十二MOS管、第一组金属线、第二组金属线、第三组金属线、第四组金属线、第五组金属线、第六组金属线、第七组金属线、第八组金属线、第九组金属线、第十组金属线、第十一组金属线、第十二组金属线、第十三组金属线、第十四组金属线、第十五组金属线、第十六组金属线、第十七组金属线、第十八组金属线、第十九组金属线、第二十组金属线和第二十一组金属线；所述的第一MOS管、所述的第三MOS管、所述的第五MOS管、所述的第七MOS管、所述的第九MOS管、所述的第十MOS管、所述的第十一MOS管、所述的第十二MOS管、所述的第十三MOS管、所述的第十四MOS管、所述的第十五MOS管、所述的第十六MOS管、所述的第十七MOS管、所述的第十八MOS管、所述的第十九MOS管、所述的第二十MOS管、所述的第二十一MOS管和所述的第二十二MOS管均为NMOS管，所述的第二MOS管、所述的第四MOS管、所述的第六MOS管和所述的第八MOS管均为PMOS管；所述的第一组金属线、所述的第二组金属线、所述的第三组金属线、所述的第四组金属线、所述的第五组金属线、所述的第六组金属线、所述的第七组金属线、所述的第八组金属线、所述的第九组金属线、所述的第十组金属线、所述的第十一组金属线、所述的第十二组金属线、所述的第十三组金属线、所述的第十四组金属线、所述的第十五组金属线、所述的第十六组金属线、所述的第十七组金属线、所述的第十八组金属线、所述的第十九组金属线、所述的第二十组金属线和所述的第二十一组金属线按照从前向后的顺序平行间隔排布，所述的第一组金属线由左右间隔且横向设置的第一金属线和第二金属线组成，所述的第二组金属线由横向设置的第三金属线组成，所述的第三组金属线由左右间隔且横向设置的第四金属线和第五金属线组成，所述的第四组金属线由横向设置的第六金属线组成，所述的第五组金属线由左右间隔且横向设置的第七金属线和第八金属线组成，所述的第六组金属线由横向设置的第九金属线组成，所述的第七组金属线由左右间隔且横向设置的第十金属线和第十一金属线组成，所述的第八组金属线由横向设置的第十二金属线组成，所述的第九组金属线由左右间隔且横向设置的第十三金属线和第十四金属线组成，所述的第十组金属线由横向设置的第十五金属线组成，所述的第十一组金属线由左右间隔且横向设置的第十六金属线和第十七金属线组成，所述的第十二组金属线由横向设置的第十八金属线组成，所述的第十三组金属线由左右间隔且横向设置的第十九金属线和第二十金属线组成，所述的第十四组金属线由横向设置的第二十一金属线组成，所述的第十五组金属线由左右间隔且横向设置的第二十二金属线和第二十三金属线组成，所述的第十六组金属线由横向设置的第二十四金属线组成，所述的第十七组金属线由左右间隔且横向设置的第二十五金属线和第二十六金属线组成，所述的第十八组金属线由横向设置的第二十七金属线组成，所述的第十九组金属线由左右间隔且横向设置的第二十八金属线和第二十九金属线组成，所述的第二十组金属线由横向设置的第三十金属线组成，所述的第二十一组金属线由左右间隔且横向设置的第三十一金属线和第三十二金属线组成。所述的第一反相器的输入端为所述的BCD译码电路的第一输入端，所述的第二反相器的输入端为所述的BCD译码电路的第二输入端，所述的第三反相器的输入端为所述的BCD译码电路的第三输入端，所述的第四反相器的输入端为所述的BCD译码电路的第四输入端，所述的第一反相器的输出端分别与所述的第一MOS管的漏极和所述的第二MOS管的漏极连接，所述的第一MOS管的源极和所述的第二MOS管的源极分别与所述的第九MOS管的漏极连接，所述的第九MOS管的源极接地，所述的第二反相器的输出端分别与所述的第三MOS管的漏极和所述的第四MOS管的漏极连接，所述的第三MOS管的源极和所述的第四MOS管的源极分别与所述的第十MOS管的漏极连接，所述的第十MOS管的源极接地，所述的第三反相器的输出端分别与所述的第五MOS管的漏极和所述的第六MOS管的漏极连接，所述的第五MOS管的源极和所述的第六MOS管的源极分别与所述的第十一MOS管的漏极连接，所述的第十一MOS管的源极接地，所述的第四反相器的输出端分别与所述的第七MOS管的漏极和所述的第八MOS管的漏极连接，所述的第七MOS管的源极和所述的第八MOS管的源极分别与所述的第十二MOS管的漏极连接，所述的第十二MOS管的源极接地，所述的第十三MOS管的漏极和所述的第三金属线的一端连接，所述的第十三MOS管的源极接地，所述的第十四MOS管的漏极和所述的第六金属线的一端连接，所述的第十四MOS管的源极接地，所述的第十五MOS管的漏极和所述的第九金属线的一端连接，所述的第十五MOS管的源极接地，所述的第十六MOS管的漏极和所述的第十二金属线的一端连接，所述的第十六MOS管的源极接地，所述的第十七MOS管的漏极和所述的第十五金属线的一端连接，所述的第十七MOS管的源极接地，所述的第十八MOS管的漏极和所述的第十八金属线的一端连接，所述的第十八MOS管的源极接地，所述的第十九MOS管的漏极和所述的第二十一金属线的一端连接，所述的第十九MOS管的源极接地，所述的第二十MOS管的漏极和所述的第二十四金属线的一端连接，所述的第二十MOS管的源极接地，所述的第二十一MOS管的漏极和所述的第二十七金属线的一端连接，所述的第二十一MOS管的源极接地，所述的第二十二MOS管的漏极和所述的第三十金属线的一端连接，所述的第二十二MOS管的源极接地，所述的第三金属线的另一端与所述的第五反相器的输入端连接，所述的第五反相器的另一端为所述的BCD译码电路的第一输出端，所述的第六金属线的另一端与所述的第六反相器的输入端连接，所述的第六反相器的另一端为所述的BCD译码电路的第二输出端，所述的第九金属线的另一端与所述的第七反相器的输入端连接，所述的第七反相器的另一端为所述的BCD译码电路的第三输出端，所述的第十二金属线的另一端与所述的第八反相器的输入端连接，所述的第八反相器的另一端为所述的BCD译码电路的第四输出端，所述的第十五金属线的另一端与所述的第九反相器的输入端连接，所述的第九反相器的另一端为所述的BCD译码电路的第五输出端，所述的第十八金属线的另一端与所述的第十反相器的输入端连接，所述的第十反相器的另一端为所述的BCD译码电路的第六输出端，所述的第二十一金属线的另一端与所述的第十一反相器的输入端连接，所述的第十一反相器的另一端为所述的BCD译码电路的第七输出端，所述的第二十四金属线的另一端与所述的第十二反相器的输入端连接，所述的第十二反相器的另一端为所述的BCD译码电路的第八输出端，所述的第二十七金属线的另一端与所述的第十三反相器的输入端连接，所述的第十三反相器的另一端为所述的BCD译码电路的第九输出端，所述的第三十金属线的另一端与所述的第十四反相器的输入端连接，所述的第十四反相器的另一端为所述的BCD译码电路的第十输出端，所述的第一MOS管的栅极、所述的第三MOS管的栅极、所述的第五MOS管的栅极和所述的第七MOS管的栅极连接且其连接端为所述的BCD译码电路的第一控制端，用于接入第一控制信号Disb，所述的第二MOS管的栅极、所述的第四MOS管的栅极、所述的第六MOS管的栅极和所述的第八MOS管的栅极、所述的第九MOS管的栅极、所述的第十MOS管的栅极、所述的第十一MOS管的栅极、所述的第十二MOS管的栅极、所述的第十三MOS管的栅极、所述的第十四MOS管的栅极、所述的第十五MOS管的栅极、所述的第十六MOS管的栅极、所述的第十七MOS管的栅极、所述的第十八MOS管的栅极、所述的第十九MOS管的栅极、所述的第二十MOS管的栅极、所述的第二十一MOS管的栅极和所述的第二十二MOS管的栅极连接且其连接端为所述的BCD译码电路的第二控制端，用于接入第二控制信号Dis，第二控制信号Dis与第一控制信号Disb为互补信号；所述的第一金属线、所述的第七金属线、所述的第二十五金属线和所述的第三十一金属线分别与所述的第十MOS管的漏极连接，所述的第二金属线、所述的第十四金属线和所述的第二十六金属线分别与所述的第九MOS管的漏极连接，所述的第四金属线、所述的第十金属线、所述的第十六金属线和所述的第二十二金属线分别与所述的第十二MOS管的漏极连接，所述的第五金属线、所述的第十七金属线和所述的第二十九金属线分别与所述的第十一MOS管的漏极连接，所述的第八金属线、所述的第二十金属线和所述的第三十二金属线分别与所述的第一反相器的输入端连接，所述的第十一金属线和所述的第二十三金属线分别与所述的第三反相器的输入端连接，所述的第十三金属线和所述的第十九金属线分别与所述的第二反相器的输入端连接，所述的第二十八金属线与所述的第四反相器的输入端连接。
所述的第一反相器包括第二十三MOS管和第二十四MOS管，所述的第二十三MOS管的源极接入电源VDD，所述的第二十三MOS管的栅极和所述的第二十四MOS管的栅极连接且其连接端为所述的第一反相器的输入端，所述的第二十三MOS管的漏极和所述的第二十四MOS管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第二十四MOS管的源极接地，所述的第二十三MOS管为TSMC 65nm工艺下的普通PMOS晶体管，沟道长度为60nm，沟道宽度为260nm，所述的第二十四MOS管为TSMC 65nm工艺下的普通NMOS晶体管，沟道长度为60nm，沟道宽度为200nm。
与现有技术相比，本发明的优点在于通过第一MOS管和第二MOS管构成第一个传输门，第三MOS管和第四MOS管构成第二个传输门，第五MOS管和第六MOS管构成第三个传输门，第七MOS管和第八MOS管构成第四个传输门，第一反相器、第二反相器、第三反相器和第四反相器作为第一级反相器，第十三MOS管、第一金属线、第二金属线、第三金属线、第四金属线、第五金属线和第五反相器组成一个四输入与非门，第一金属线、第二金属线、第四金属线和第五金属线作为该四输入与非门的四个输入端，第十三MOS管的栅极作为该四输入与非门的控制端，第五反相器的输出端作为该四输入与非门的输出端，同理，第十四MOS管、第四金属线、第五金属线、第六金属线、第七金属线、第八金属线和第六反相器也构成一个四输入与非门，第十五MOS管、第七金属线、第八金属线、第九金属线、第十金属线、第十一金属线和第七反相器也构成一个四输入与非门，第十六MOS管、第十金属线、第十一金属线、第十二金属线、第十三金属线、第十四金属线和第八反相器也构成一个四输入与非门，第十七MOS管、第十三金属线、第十四金属线、第十五金属线、第十六金属线、第十七金属线和第九反相器也构成一个四输入与非门，第十八MOS管、第十六金属线、第十七金属线、第十八金属线、第十九金属线、第二十金属线和第十反相器也构成一个四输入与非门，第十九MOS管、第十九金属线、第二十金属线、第二十一金属线、第二十二金属线、第二十三金属线和第十一反相器也构成一个四输入与非门，第二十MOS管、第二十二金属线、第二十三金属线、第二十四金属线、第二十五金属线、第二十六金属线和第十二反相器也构成一个四输入与非门，第二十一MOS管、第二十五金属线、第二十六金属线、第二十七金属线、第二十八金属线、第二十九金属线和第十三反相器也构成一个四输入与非门，第二十二MOS管、第二十八金属线、第二十九金属线、第三十金属线、第三十一金属线、第三十二金属线和第十四反相器也构成一个四输入与非门，BCD译码电路的四个输入端信号分别通过第一反相器、第二反相器、第三反相器和第四反相器后在经由四个传输门输出，此时四个传输门的输出信号和BCD译码电路四个输入端信号分别对应作为下一级的十个四输入与非门的输入信号，第九MOS管、第十MOS管、第十一MOS管和第十二MOS管均为放电晶体管，第九MOS管用于在求值状态前将第一个传输门放电至0，第十MOS管用于在求值状态前将第二个传输门放电至0，第十一MOS管用于在求值状态前将第三个传输门放电至0，第十二MOS管用于在求值状态前将第四个传输门放电至0，由此确保求值状态下后一级四输入与非门处出现0到1的跃迁，在放电阶段，第二控制信号Dis为1，第一控制信号Disb为0，四个传输门截止，前一级四个反相器输出的信号不能通过四个传输门，此时四个传输门后的放电晶体管导通至地，清除前一个逻辑计算的值，BCD译码电路输入端A0、A1、A2、A3的信号以及四个传输门的输出端A′0、A′1、A′2、A′3的信号分别对应输入相应的后一级四输入与非门，在四输入与非门中金属线之间产生的耦合电容的感应作用下，诱导四输入与非门中的受害节点(即四输入与非门中的反相器的输入端)产生求和信号，从而实现BCD译码电路功能，本发明中，十个四输入与非门均是基于金属线实现，均为采用线计算的四输入与非门，每个四输入与非门中，MOS管作为放电管，五根金属线分别为4根攻击线和1根受害线，受害线两端分别连接放电管和反相器，4根攻击线与受害线相邻放置，调节攻击线与受害线的的耦合强度，即可实现四输入与非门逻辑功能，本发明采用金属线之间的相互作用构成耦合电容，在实际工程中具有可调控的特性，在一定程度上简化电路设计，具有低硬件开销特性，且本发明中四输入与非门与传统仅由PMOS管和NMOS管构成的CMOS与非门结构不同，金属线作为四输入与非门结构的关键部件之一，逆向设计者无法从芯片版图得到正确的逻辑功能，因此具有良好的抗逆向工程能力，同时本发明的BCD译码电路是利用金属互连线间的电容耦合现象来实现逻辑计算的，在现有的制造工艺下，这种利用互连线之间的确定性干扰来实现逻辑电路的方法，可以在电路受到外部串扰噪声干扰时仍能正常工作，在一定程度上能抵抗长距离走线时所引起的串扰噪声，因此，具有抗线串扰能力。
附图说明
图1为本发明的采用线计算的BCD译码电路的电路图；
图2为本发明的采用线计算的BCD译码电路的第一反相器的电路图；
图3为本发明的采用线计算的BCD译码电路的四输入与非门的电路结构图；
图4为本发明的采用线计算的BCD译码电路的四输入与非门的仿真图；
图5为本发明的采用线计算的BCD译码电路的仿真图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图1所示，一种采用线计算的BCD译码电路，包括第一反相器G1、第二反相器G2、第三反相器G3、第四反相器G4、第五反相器G5、第六反相器G6、第七反相器G7、第八反相器G8、第九反相器G9、第十反相器G10、第十一反相器G11、第十二反相器G12、第十三反相器G13、第十四反相器G14、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第一组金属线、第二组金属线、第三组金属线、第四组金属线、第五组金属线、第六组金属线、第七组金属线、第八组金属线、第九组金属线、第十组金属线、第十一组金属线、第十二组金属线、第十三组金属线、第十四组金属线、第十五组金属线、第十六组金属线、第十七组金属线、第十八组金属线、第十九组金属线、第二十组金属线和第二十一组金属线；第一MOS管M1、第三MOS管M3、第五MOS管M5、第七MOS管M7、第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21和第二十二MOS管M22均为NMOS管，第二MOS管M2、第四MOS管M4、第六MOS管M6和第八MOS管M8均为PMOS管；第一组金属线、第二组金属线、第三组金属线、第四组金属线、第五组金属线、第六组金属线、第七组金属线、第八组金属线、第九组金属线、第十组金属线、第十一组金属线、第十二组金属线、第十三组金属线、第十四组金属线、第十五组金属线、第十六组金属线、第十七组金属线、第十八组金属线、第十九组金属线、第二十组金属线和第二十一组金属线按照从前向后的顺序平行间隔排布，第一组金属线由左右间隔且横向设置的第一金属线L1和第二金属线L2组成，第二组金属线由横向设置的第三金属线L3组成，第三组金属线由左右间隔且横向设置的第四金属线L4和第五金属线L5组成，第四组金属线由横向设置的第六金属线L6组成，第五组金属线由左右间隔且横向设置的第七金属线L7和第八金属线L8组成，第六组金属线由横向设置的第九金属线L9组成，第七组金属线由左右间隔且横向设置的第十金属线L10和第十一金属线L11组成，第八组金属线由横向设置的第十二金属线L12组成，第九组金属线由左右间隔且横向设置的第十三金属线L13和第十四金属线L14组成，第十组金属线由横向设置的第十五金属线L15组成，第十一组金属线由左右间隔且横向设置的第十六金属线L16和第十七金属线L17组成，第十二组金属线由横向设置的第十八金属线L18组成，第十三组金属线由左右间隔且横向设置的第十九金属线L19和第二十金属线L20组成，第十四组金属线由横向设置的第二十一金属线L21组成，第十五组金属线由左右间隔且横向设置的第二十二金属线L22和第二十三金属线L23组成，第十六组金属线由横向设置的第二十四金属线组成，第十七组金属线由左右间隔且横向设置的第二十五金属线L25和第二十六金属线L26组成，第十八组金属线由横向设置的第二十七金属线L27组成，第十九组金属线由左右间隔且横向设置的第二十八金属线L28和第二十九金属线L29组成，第二十组金属线由横向设置的第三十金属线组成，第二十一组金属线由左右间隔且横向设置的第三十一金属线L31和第三十二金属线L32组成。第一反相器G1的输入端为BCD译码电路的第一输入端A0，第二反相器G2的输入端为BCD译码电路的第二输入端A1，第三反相器G3的输入端为BCD译码电路的第三输入端A2，第四反相器G4的输入端为BCD译码电路的第四输入端A3，第一反相器G1的输出端分别与第一MOS管M1的漏极和第二MOS管M2的漏极连接，第一MOS管M1的源极和第二MOS管M2的源极分别与第九MOS管M9的漏极连接，第九MOS管M9的源极接地，第二反相器G2的输出端分别与第三MOS管M3的漏极和第四MOS管M4的漏极连接，第三MOS管M3的源极和第四MOS管M4的源极分别与第十MOS管M10的漏极连接，第十MOS管M10的源极接地，第三反相器G3的输出端分别与第五MOS管M5的漏极和第六MOS管M6的漏极连接，第五MOS管M5的源极和第六MOS管M6的源极分别与第十一MOS管M11的漏极连接，第十一MOS管M11的源极接地，第四反相器G4的输出端分别与第七MOS管M7的漏极和第八MOS管M8的漏极连接，第七MOS管M7的源极和第八MOS管M8的源极分别与第十二MOS管M12的漏极连接，第十二MOS管M12的源极接地，第十三MOS管M13的漏极和第三金属线L3的一端连接，第十三MOS管M13的源极接地，第十四MOS管M14的漏极和第六金属线L6的一端连接，第十四MOS管M14的源极接地，第十五MOS管M15的漏极和第九金属线L9的一端连接，第十五MOS管M15的源极接地，第十六MOS管M16的漏极和第十二金属线L12的一端连接，第十六MOS管M16的源极接地，第十七MOS管M17的漏极和第十五金属线L15的一端连接，第十七MOS管M17的源极接地，第十八MOS管M18的漏极和第十八金属线L18的一端连接，第十八MOS管M18的源极接地，第十九MOS管M19的漏极和第二十一金属线L21的一端连接，第十九MOS管M19的源极接地，第二十MOS管M20的漏极和第二十四金属线L24的一端连接，第二十MOS管M20的源极接地，第二十一MOS管M21的漏极和第二十七金属线L27的一端连接，第二十一MOS管M21的源极接地，第二十二MOS管M22的漏极和第三十金属线L30的一端连接，第二十二MOS管M22的源极接地，第三金属线L3的另一端与第五反相器G5的输入端连接，第五反相器G5的另一端为BCD译码电路的第一输出端Y′0，第六金属线L6的另一端与第六反相器G6的输入端连接，第六反相器G6的另一端为BCD译码电路的第二输出端Y′1，第九金属线L9的另一端与第七反相器G7的输入端连接，第七反相器G7的另一端为BCD译码电路的第三输出端Y′5，第十二金属线L12的另一端与第八反相器G8的输入端连接，第八反相器G8的另一端为BCD译码电路的第四输出端Y′6，第十五金属线L15的另一端与第九反相器G9的输入端连接，第九反相器G9的另一端为BCD译码电路的第五输出端Y′2，第十八金属线L18的另一端与第十反相器G10的输入端连接，第十反相器G10的另一端为BCD译码电路的第六输出端Y′3，第二十一金属线L21的另一端与第十一反相器G11的输入端连接，第十一反相器G11的另一端为BCD译码电路的第七输出端Y′7，第二十四金属线L24的另一端与第十二反相器G12的输入端连接，第十二反相器G12的另一端为BCD译码电路的第八输出端Y′4，第二十七金属线L27的另一端与第十三反相器G13的输入端连接，第十三反相器G13的另一端为BCD译码电路的第九输出端Y′8，第三十金属线L30的另一端与第十四反相器G14的输入端连接，第十四反相器G14的另一端为BCD译码电路的第十输出端Y′9，第一MOS管M1的栅极、第三MOS管M3的栅极、第五MOS管M5的栅极和第七MOS管M7的栅极连接且其连接端为BCD译码电路的第一控制端，用于接入第一控制信号Disb，第二MOS管M2的栅极、第四MOS管M4的栅极、第六MOS管M6的栅极和第八MOS管M8的栅极、第九MOS管M9的栅极、第十MOS管M10的栅极、第十一MOS管M11的栅极、第十二MOS管M12的栅极、第十三MOS管M13的栅极、第十四MOS管M14的栅极、第十五MOS管M15的栅极、第十六MOS管M16的栅极、第十七MOS管M17的栅极、第十八MOS管M18的栅极、第十九MOS管M19的栅极、第二十MOS管M20的栅极、第二十一MOS管M21的栅极和第二十二MOS管M22的栅极连接且其连接端为BCD译码电路的第二控制端，用于接入第二控制信号Dis，第二控制信号Dis与第一控制信号Disb为互补信号；第一金属线L1、第七金属线L7、第二十五金属线L25和第三十一金属线L31分别与第十MOS管M10的漏极连接，第二金属线L2、第十四金属线L14和第二十六金属线L26分别与第九MOS管M9的漏极连接，第四金属线L4、第十金属线L10、第十六金属线L16和第二十二金属线L22分别与第十二MOS管M12的漏极连接，第五金属线L5、第十七金属线L17和第二十九金属线L29分别与第十一MOS管M11的漏极连接，第八金属线L8、第二十金属线L20和第三十二金属线L32分别与第一反相器G1的输入端连接，第十一金属线L11和第二十三金属线L23分别与第三反相器G3的输入端连接，第十三金属线L13和第十九金属线L19分别与第二反相器G2的输入端连接，第二十八金属线L28与第四反相器G4的输入端连接。第一MOS管M1和第二MOS管M2构成第一个传输门T1，第三MOS管M3和第四MOS管M4构成第二个传输门T2，第五MOS管M5和第六MOS管M6构成第三个传输门T3，第七MOS管M7和第八MOS管M8构成第四个传输门T4。
如图2所示，本实施例中，第一反相器G1包括第二十三MOS管M23和第二十四MOS管M24，第二十三MOS管M23的源极接入电源VDD，第二十三MOS管M23的栅极和第二十四MOS管M24的栅极连接且其连接端为第一反相器G1的输入端，第二十三MOS管M23的漏极和第二十四MOS管M24的漏极连接且其连接端为第一反相器G1的输出端，第二十四MOS管M24的源极接地，第二十三MOS管M23为TSMC 65nm工艺下的普通PMOS晶体管，沟道长度为60nm，沟道宽度为260nm，第二十四MOS管M24为TSMC 65nm工艺下的普通NMOS晶体管，沟道长度为60nm，沟道宽度为200nm；第二反相器G2、第三反相器G3、第四反相器G4、第五反相器G5、第六反相器G6、第七反相器G7、第八反相器G8、第九反相器G9、第十反相器G10、第十一反相器G11、第十二反相器G12、第十三反相器G13和第十四反相器G14的结构均与第一反相器G1相同。
本实施例中，第十三MOS管M13、第一金属线L1、第二金属线L2、第三金属线L3、第四金属线L4、第五金属线L5和第五反相器G5组成一个四输入与非门，第一金属线L1、第二金属线L2、第四金属线L4和第五金属线L5作为该四输入与非门的四个输入端，第十三MOS管M13的栅极作为该四输入与非门的控制端，第五反相器G5的输出端作为该四输入与非门的输出端，同理，第十四MOS管M14、第四金属线L4、第五金属线L5、第六金属线L6、第七金属线L7、第八金属线L8和第六反相器G6也构成一个四输入与非门，第十五MOS管M15、第七金属线L7、第八金属线L8、第九金属线L9、第十金属线L10、第十一金属线L11和第七反相器G7也构成一个四输入与非门，第十六MOS管M16、第十金属线L10、第十一金属线L11、第十二金属线L12、第十三金属线L13、第十四金属线L14和第八反相器G8也构成一个四输入与非门，第十七MOS管M17、第十三金属线L13、第十四金属线L14、第十五金属线L15、第十六金属线L16、第十七金属线L17和第九反相器G9也构成一个四输入与非门，第十八MOS管M18、第十六金属线L16、第十七金属线L17、第十八金属线L18、第十九金属线L19、第二十金属线L20和第十反相器G10也构成一个四输入与非门，第十九MOS管M19、第十九金属线L19、第二十金属线L20、第二十一金属线L21、第二十二金属线L22、第二十三金属线L23和第十一反相器G11也构成一个四输入与非门，第二十MOS管M20、第二十二金属线L22、第二十三金属线L23、第二十四金属线L24、第二十五金属线L25、第二十六金属线L26和第十二反相器G12也构成一个四输入与非门，第二十一MOS管M21、第二十五金属线L25、第二十六金属线L26、第二十七金属线L27、第二十八金属线L28、第二十九金属线L29和第十三反相器G13也构成一个四输入与非门，第二十二MOS管M22、第二十八金属线L28、第二十九金属线L29、第三十金属线L30、第三十一金属线L31、第三十二金属线L32和第十四反相器G14也构成一个四输入与非门。本实施例的BCD译码电路中共有十个结构相同的四输入与非门，这些四输入与非门分别利用金属线和MOS管来实现(即均为线计算的四输入与非门)，将该四输入与非门的电路结构采用图3表示，图3中A、B、C、D为四输入与非门的四个输入端，V为反相器G15的输入端(即受害节点)，Y为反相器G15的输出端，Ct为MOS管M25的栅极控制端，金属线L33、L34、L36、L37为输入信号线(即攻击线)，金属线L35为输出信号线(即受害线)，相邻金属线近距离走线时会产生虚拟横向耦合电容Cc，会在受害节点V处产生相应耦合电平信号，可以作为阈值函数驱动下级反相器G15，从而实现四输入与非门逻辑功能。四输入与非门中，金属线L33与金属线L35、金属线L34与金属线L35、金属线L36与金属线L35以及金属线L37与金属线L35之间的耦合强度相同，分别生成大小相等的耦合电容，其值约为0.6fF。该四输入与非门的仿真图如图4所示，图4中DS(Discharge State)表示放电状态，ES(Evaluation State)表示求值状态，A、B、C、D为输入端，V为反相器G15的输入端，Y为反相器G15的输出端，Ct为MOS管M25的栅极控制端，分析图4可知：在1ns时刻，输入端A和输入端D的信号都为逻辑0，输入端B和输入端C的信号从逻辑0跃迁到逻辑1，在求值状态(ES)下，金属线L36和L34信号同时上升跃变在受害节点V上诱发的0.33V感应电压，经反相器G15采样的输出信号为逻辑1，同理，在3ns时刻，其他金属线的信号的上升跃变也会在受害节点V上诱发感应电压。在7ns时刻，L33、L36、L34和L37上的信号同时发生上升跃变，在受害节点V上诱发成比例的线性累加电压为0.67V，作为阈值函数驱动下级反相器G15，输出信号为逻辑0。由此可知，采用线计算的四输入与非门逻辑功能正确，进而可以实现BCD译码电路。
本发明的BCD译码电路的仿真曲线如图5所示，图5中，DS(Discharge State)表示放电状态，ES(Evaluation State)表示求值状态，A0、A1、A2、A3为BCD译码电路的四个输入端，Y′0、Y′1、Y′5、Y′6、Y′2、Y′3、Y′7、Y′4、Y′8、Y′9为BCD译码电路的十个输出端，BCD译码电路工作在两个状态，初始时，BCD译码电路工作在放电状态下，此时Dis为高电平，控制每个四输入与非门中的的受害节点放电至0，保证下一个逻辑求值状态操作正确，在1ns时刻，BCD译码电路工作在逻辑求值状态下，四个输入端A3A2A1A0＝0101，则中间节点处的电压A′3＝1、A′1＝1，且A′3、A2、A′1、A0作为四输入与非门的输入端信号，四个信号通过电容耦合后经反相器采样，最终BCD译码电路的输出端Y′5为低电平，其他输出端均为高电平。在3ns时刻，A3A2A1A0＝0011，则A′3＝1、A′2＝1，且A′3、A′2、A1、A0作为四输入与非门的输入端，四个输入端信号通过电容耦合后反相器采样后，最终BCD译码电路的输出端Y′3为低电平，其他输出端均为高电平。同理，在9ns时刻，A3A2A1A0＝0001，BCD译码电路的输出端Y′1为低电平，其他输出端均为高电平；在17ns时刻，A3A2A1A0＝0110，BCD译码电路的输出端Y′6为低电平，其他输出端均为高电平，由此验证了本发明采用线计算的BCD译码电路功能正确。
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