具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

在本发明实施例提供的附图中，所示的器件结构的剖面图会不按照一般比例作局部放大法，且所述示意图也仅是示例性说明，其在此不应限制本发明保护的范围。另外，在实际制作中应包含长度、宽度以及深度的三维空间尺寸。

请参阅图1是本申请实施例提供的一种氮化镓高电子迁移率晶体管器件的制备方法的流程示意图，该方法包括：

S110、在衬底上制备缓冲层，并在缓冲层上外延形成第一外延层和第二外延层。

其中，第二外延层的禁带比第一外延层的禁带宽，第一外延层和第二外延层之间形成有二维电子气导电沟道。缓冲层、第一外延层和第二外延层由下而上依次置于衬底的上表面。

具体的，第一外延层和第二外延层可以作为由GaN基材料调制掺杂的异质结结构，该异质结结构在室温下可以获得较高的电子迁移率，较高的峰值电子速度和饱和电子速度，以及较高的二维电子气密度。其中，GaN基材料可以是GaN、InN、AlN以及由它们组成的多元合金材料(如InGaN、AlGaN、AlInN、InAlGaN)。

需要说明的是，本申请实施例可以先在低温或者高温下生长满足预设要求的缓冲层的厚度，然后经过退火工艺等，再在缓冲层上外延形成第一外延层和第二外延层。其中，缓冲层的厚度对外延层的电学性质以及表面形貌有着重要影响。此外。本申请实施例可以利用金属有机化合物气相沉积(metal-organic chemicalvapor deposition，MOCVD)、分子束外延(molecular beam epitaxy，MBE)或氢化物气相外延(hydride vapor phaseepitaxy，HVPE)、脉冲激光沉积(pulsed laser deposition，PLD)或反应溅射等技术，沉积第一外延层和第二外延层。其中，本申请实施例可以考虑向反应室同时通入铝源、铟源和镓源和氮源等材料，并通过控制反应室的温度在800～1200℃之间，以及反应速率小于30nm/分钟，以生长满足预设要求的第一外延层和第二外延层的厚度。

具体的，衬底可以为Si、GaN、SiC、蓝宝石或金刚石中的一种材料构成的单晶结构。

具体的，缓冲层可以为AlN、GaN和AlGaN中的至少一种材料构成的单层或多层结构。其中，缓冲层的厚度为0.5-4um。需要说明的是，由于衬底与第一外延层为不同的材料，导致衬底与第一外延层在物理化学性能上存在差异，因此，通过缓冲层可以有效减小衬底和外延薄膜的晶格失配、解决生长过程中所出现的裂纹等问题，从而提高薄膜质量。例如，由于AlN材料化学性能稳定，热膨胀系数介于Si材料与GaN材料之间，因此当衬底为Si材料以及第一缓冲层包含GaN材料时，在Si上生长第一外延层的情况下，通过引入AlN缓冲层以解决生长过程中所出现的裂纹问题。同时，在生长过程中可以通过增加一定数量的缓冲层，可以生长出无裂缝的第一外延层。因此，还可以通过引入高温与低温上的AlN缓冲层以及不同组分的AlGaN来消除裂纹。

具体的，第一外延层可以为GaN材料构成的单层结构。或者，第一外延层可以为AlGaN、InGaN或GaN中的至少两种材料构成的多层结构。其中，第一外延层的厚度为10-500nm。需要说明的是，本申请实施例需要具体考虑GaNHEMT器件的制备工艺和要求，合理选择外延生长第一外延层的材料。另外，当第一外延层为单层结构时，第一外延层可以为异质结结构中的沟道层；当第一外延层为多层结构时，第一外延层可以包括异质结构中的背势垒层和沟道层。其中，AlGaN材料作为低Al组分的背势垒层，可以提高缓冲层一侧的势垒，增强沟道阱中电子气的量子限制，从而提高GaN HEMT器件的输出性能、夹断特性，以及减小缓冲层漏电。

具体的，第二外延层可以为AlGaN、InGaN、InAlN、AlN或InAlGaN中的至少一种材料构成的单层或多层结构。其中，第二外延层的厚度为5-30nm。需要说明的是，本申请实施例需要具体考虑GaNHEMT器件的制备工艺和要求，合理选择外延生长第二外延层的材料。此外，第二外延层可以作为异质结结构中的势垒层，例如，第二外延层可以作为AlGaN、InAlN、或InAlGaN等材料的单势垒层，也可以作为AlInN/AlGaN、InAlGaN/AlGaN、InAlGaN/InGaN、InAlGaN/InAlN等材料的复合势垒层。

可见，通过采用不同的半导体工艺流程，不同的第一外延层与第二外延层的材料和薄膜层级结构，形成不同GaN基HEMT器件的异质结结构，产生不同的二维电子气密度，具有不同的工作频率、饱和漏电流和抗辐射能力，满足高频大功率电子器件和高速低耗电子器件制备需求。

举例中，首先，将硅衬底置于MOCVD设备的反应室中，将反应室的真空度抽至1×10^-2托以下，并在氢气的保护下对硅底进行高温热处理，加热温度1000-1200℃，加热时间4-6min，反应室压力为35-45托，通入氢气流量为100-1000sccm；其次，将硅衬底温度降低为600-800℃，保持生长压力为35-45托，氩气流量为20-50sccm，氨气流量为40-500sccm，向反应室通入三甲基铝(TMAl)，以生长AlN缓冲层；再次，将温度上升为900-1100℃，保持生长压力为35-45托，氨气流量100-200，氢气流量50-100sccm，向反应室通入三甲基镓(TMGa)和三甲基铝以生长AlGaN缓冲层；然后，向反应室同时通入三甲基镓，维持温度为900-1100℃，控制好流量以生长GaN沟道层；最后，向反应室同时通入三甲基铝、三甲基镓和/或三甲基铟，维持温度为900-1100℃，控制好流量以生长AlInN/AlGaN复合势垒层。

S120、在第二外延迟的上表面沉积第一介质层和盖帽层，该盖帽层用于制备GaNHEMT器件的参考栅极。

其中，盖帽层可以包括第一薄膜层和第二介质层，第一介质层、第一薄膜层和第二介质层由下而上依次置于第二外延层的上表面，该第一薄膜层可以包括以下至少一种：多晶硅层、非晶硅层、SiO2层、SiNx层、SiON层。

需要说明的是，本申请实施例采用多晶硅、非晶硅、SiO2、SiNx或SiON材料的参考栅极来提前作为一种假栅极(dummy gate)，有利于实现全自对准(fully self-aligned，FSA)的栅极工艺集成，保证FSA架构的GaN HEMT器件。此外，FSA可以进一步减小源漏极到栅极的尺寸和寄生电阻，FSA工艺的栅极小尺寸结构也提高了GaN HEMT器件在射频和毫米波应用中的器件性能。

请参阅图2，衬底的上表面依次置于缓冲层、第一外延层、第二外延层、第一介质层、第一薄膜层和第二介质层。需要说明的是，图示例中各层的厚度仅是一种示意，需要根据具体半导体工艺确定，而不构成对本申请实施例的限制。

具体的，第一介质层可以为SiO₂、SiN_x、Al₂O₃、AlN、AlON、SiO_xN_y、HfO₂和Ga₂O₃中的至少一种材料构成的单层或多层(或复合)结构。优先的，第一介质层可以为SiN_x材料构成的单层结构。优先的，第一介质层可以为SiO₂和SiN_x材料构成的复合或多层结构。其中，第一介质层的厚度可以为5-30nm。需要说明的是，第一介质层可以看作栅极介质层，并可以通过原子层沉积(atomic layer deposition，ALD)、等离子体增强原子层沉积(plasma enhancedatomic layer deposition，PEALD)、等离子体增强化学的气相沉积法(plasma enhancedchemical vapor deposition，PECVD)、低压力化学气相沉积(low pressure chemicalvapor deposition，LPCVD)、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。此外，本申请实施例考虑的第一介质层采用高介质常数的材料。这是因为，在GaN HETM器件保证栅控能力不变的情况下，跨导(用于表示栅控能力的指标)与单位栅电容有关联，而单位栅电容可以由栅极介质层的介质常数和栅极介质层的厚度的比值表示，从而栅极介质层的介质常数越高，其厚度也同比例增大，如此有利于进一步减少栅泄漏电流，提高沟道的传导电流。

具体的，第一薄膜层的厚度为100-300nm。

具体的，第二介质层可以为SiO₂、SiN_x、SiO_xN_y或Al₂O₃中的一种材料构成的单层结构。优先的，第二介质层可以为SiO₂材料构成的单层结构。其中，第二介质层的厚度可以为20-100nm。需要说明的是，第二介质层可以用于保护第一薄膜层，并可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。

进一步的，第一介质层可以为SiN_x和SiO₂的两种材料构成的多层结构，或者Al₂O₃和SiO₂的两种材料构成的多层结构。

进一步的，第一介质层的厚度可以为20nm，第一薄膜层的厚度可以为200nm，参考栅极的长度可以为150nm。

在一个可能的示例中，盖帽层制备参考栅极可以包括以下操作：在第二介质层上使用光刻图形化工艺得到第一掩膜层；根据第一掩膜层为掩膜刻蚀第二介质层和第一薄膜层，并停止在第一介质层的上表面以形成参考栅极，该参考栅极位于第一介质层的上表面。需要说明的是，本申请实施例可以考虑通过电容耦合等离子体反应离子刻蚀(CapacitorCoupledPlasma-reactive ion etching，CCP-RIE)、电感耦合式等离子刻蚀(Inductive Coupled Plasma-reactive ion etching，ICP-RIE)等干法刻蚀或湿法腐蚀技术来刻蚀第二介质层和/或第一薄膜层。

如图3所示，通过对盖帽层进行光刻与刻蚀，得到由第二介质层和第一薄膜层组成的参考栅极，该参考栅极可以位于第一介质层上表面的任意位置，具体通过工艺需求和掩膜版的图形决定，本申请实施例不作具体限制。

S130、在参考栅极的外侧形成栅极外墙，并根据参考栅极和栅极外墙为掩膜外延形成重掺杂的第三外延层。

其中，栅极外墙用于保护参考栅极，栅极外墙置于第一介质层的上表面，第三外延层用于形成低电阻的源漏接触区域以减小源漏极的接触电阻，源漏接触区域位于参考栅极的两侧。

在一个可能的示例中，在参考栅极的外侧形成栅极外墙，并根据参考栅极和栅极外墙为掩膜外延形成重掺杂的第三外延层可以包括以下操作：在参考栅极的上表面和外侧以及第一介质层的上表面沉淀第三介质层；刻蚀第三介质层，并停止在第二介质层和第一介质层以形成栅极外墙；刻蚀源漏接触区域的第一介质层以保留参考栅极的下表面和栅极外墙的下表面的第一介质层，并停止在第二外延层的上表面；根据参考栅极和栅极外墙为掩膜外延形成第三外延层。

需要说明的是，当第三介质层的材料分别与第二介质层的材料和第一介质包含的材料有不同时，可以直接通过无光罩刻蚀第三介质层以停止在第二介质层和第一介质层以形成栅极外墙。此外，可以通过CCP-RIE、ICP-RIE等干法刻蚀或湿法腐蚀技术来刻蚀第三介质层。

具体的，第三介质层可以为SiN_x、SiO_xN_y、Al₂O₃中的至少一种材料构成的单层或多层结构。其中，第三介质层的厚度可以为100-200nm。需要说明的是，第三介质层可以用于制备栅极外墙，并可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。

具体的，第三外延层可以为n型GaN、AlGaN或InGaN中的一种材料。其中，第三外延层的厚度可以为10-50nm。需要说明的是，一般非故意掺杂的GaN材料呈现n型，而本申请实施例可以通过选用Si作为掺杂剂以制备重掺杂的n型GaN。，例如，采用MOCVD制备不同SiH₄流量下的重掺杂的n型GaN，其中，SiH₄流量可以为10-30cm³/min。优选的，SiH₄流量可以为20cm³/min。

进一步的，第三外延层的厚度可以为20nm。

举例中，如图4所示，在参考栅极的上表面和外侧以及第一介质层的上表面沉积第三介质层。

如图5所示，刻蚀第三介质层以形成栅极外墙。

如图6所示，刻蚀第一介质层以保留参考栅极的下表面和栅极外墙的下表面的第一介质层。

在一个可能的示例中，根据参考栅极和栅极外墙为掩膜外延形成第三外延层，可以包括：根据参考栅极和栅极外墙为掩膜在第二外延层的上表面外延形成第三外延层以形成源漏接触区域；或者，根据参考栅极和栅极外墙为掩膜回刻第二外延层；在回刻后的第二外延层的上表面外延形成所述第三外延层以及所述源漏接触区域；其中，位于源漏接触区域的第二外延层的厚度比位于栅槽区域的第二外延层的厚度薄；或者，根据参考栅极和栅极外墙为掩膜回刻第二外延层以贯穿第二外延层，并停止在第一外延层；在第一外延层的上表面外延形成第三外延层以形成源漏接触区域。

举例中，如图7所示，在第二外延层的上表面外延形成第三外延层。

如图8所示，回刻第二外延层，并在回刻后的第二外延层的上表面外延形成第三外延层。

如图9所示，回刻第二外延层以贯穿第二外延层，并停止在第一外延层；在第一外延层的上表面外延形成第三外延层。

S140、将参考栅极制备为栅极以及在源漏接触区域制备源漏极。

其中，栅极与第一介质层形成金属-绝缘体-半导体结构或者栅极与第二外延层形成肖特基接触，源漏极与第三外延层形成欧姆接触。

在一个可能的示例中，将参考栅极制备为栅极以及在源漏接触区域制备源漏极，可以包括以下操作：在第三外延层的上表面、参考栅极的上表面和栅极外墙的上表面沉积第四介质层；在第四介质层上使用光刻图形化工艺得到第二掩膜层；根据第二掩膜层为掩膜刻蚀第四介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层；根据第二掩膜层为掩膜刻蚀第一薄膜层，并停止在第一介质层的上表面以形成栅槽；或者，根据第二掩膜层为掩膜刻蚀第一薄膜层和第一介质层，并停止在第二外延层的上表面以形成栅槽；在栅槽和第四介质层的上表面沉积栅极金属层以制备栅极；其中，栅极的横向部置于第四介质层的上表面，栅极的纵向部的下表面与第一介质层或者第二外延层接触；在栅极的横向部和第四介质层的上表面沉积第五介质层，第四介质层和第五介质层为第六介质层；刻蚀第六介质层以形成源漏槽，并在源漏槽和第六介质层的上表面沉积源漏极金属层以制备源漏极；其中，源漏极的横向部横置于第六介质层的上表面，源漏极的纵向部贯穿于第六介质层，并且源漏极的纵向部的下表面与第三外延层相接触。

具体的，第四介质层为SiO₂、SiNx、SiO_xN_y或Al₂O₃中的一种材料构成的单层结构。其中，第四介质层的厚度为200nm-400nm。

具体的，第五介质层与第四介质层具有相同的材料，第五介质层的厚度为200nm-400nm。

举例中，如图10所示，在第三外延层的上表面、参考栅极的上表面和栅极外墙的上表面沉积第四介质层。需要说明的是，图示中的第二外延层进行了部分回刻后外延形成第三外延层，可以不回刻或者贯穿第二外延层，本申请实施例不作具体限制。

如图11所示，刻蚀参考栅极中的第二介质层以露出参考栅极中的第一薄膜层。

如图12所示，刻蚀参考栅极中的第一薄膜层，并停止在第一介质层的上表面以形成栅槽。

如图13所示，刻蚀第一薄膜层和第一介质层，并停止在第二外延层的上表面以形成栅槽。

如图14所示，在栅槽和第四介质层的上表面沉积栅极金属层。

如图15所示，根据栅极金属层制备栅极。其中，栅极的横向部置于第四介质层的上表面，栅极的纵向部的下表面与第一介质层接触以形成金属-绝缘体-半导体结构。需要说明的是，图示中栅极显现蘑菇型，而本申请实施例中栅极还可以呈现其它形状，需要根据具体半导体工艺确定，不作具体限制。

如图16所示，在栅极的横向部和第四介质层的上表面沉积第五介质层。

如图17所示，刻蚀第六介质层以形成源漏槽，并在源漏槽和第六介质层的上表面沉积源漏极金属层以制备源漏极。其中，源漏极的横向部横置于第六介质层的上表面，源漏极的纵向部贯穿于第六介质层，并且源漏极的纵向部的下表面与第三外延层接触以形成欧姆接触。

如图18所示，栅极的横向部置于第六介质层内，栅极的纵向部的下表面与第一介质层接触以形成。

在一个可能的示例中，将参考栅极制备为栅极以及在源漏接触区域制备源漏极，可以包括以下操作：在第三外延层的上表面、参考栅极的上表面和栅极外墙的上表面沉积第七介质层；刻蚀第七介质层以形成源漏槽，并在源漏槽和第七介质层的上表面沉积源漏极金属层以制备源漏极；其中，源漏极的横向部横置于第七介质层的上表面，源漏极的纵向部贯穿于第七介质层，并且源漏极的纵向部的下表面与第三外延层接触；形成第八介质层，第八介质层覆盖源漏极和第七介质层的上表面，第七介质层和第八介质层为第九介质层；在第九介质层上使用光刻图形化工艺得到第三掩膜层；根据第三掩膜层为掩膜刻蚀第九介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层；根据第三掩膜层为掩膜刻蚀第一薄膜层，并停止在第一介质层的上表面以形成栅槽；或者，根据第三掩膜层为掩膜刻蚀第一薄膜层和第一介质层，并停止在第二外延层的上表面以形成栅槽；形成栅极金属层以制备栅极，栅极金属层覆盖栅槽和第九介质层的上表面；其中，栅极的横向部置于第九介质层的上表面，栅极的纵向部的下表面与第一介质层或者第二外延层接触。

具体的，第七介质层为SiO₂、SiNx、SiO_xN_y或Al₂O₃中的一种材料构成的单层结构。其中，第七介质层的厚度为200nm-400nm。

具体的，第八介质层与第七介质层具有相同的材料，第八介质层的厚度为200nm-400nm。

举例中，如图19所示，在第三外延层的上表面、参考栅极的上表面和栅极外墙的上表面沉积第七介质层。然后，刻蚀第七介质层以形成源漏槽，并在源漏槽和第七介质层的上表面沉积源漏极金属层以制备源漏极。其中，源漏极的横向部横置于第七介质层的上表面，源漏极的纵向部贯穿于所述第七介质层，并且源漏极的纵向部的下表面与第三外延层接触以形成欧姆接触。

如图20所示，在源漏极和第七介质层的上表面沉积第八介质层。其中，第七介质层和第八介质层为第九介质层。

如图21所示，在第九介质层上使用光刻图形化工艺得到第三掩膜层，然后，根据第三掩膜层为掩膜刻蚀第九介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层。

如图22所示，根据第三掩膜层为掩膜刻蚀第一薄膜层，并停止在第一介质层的上表面以形成栅槽。

如图23所示，在栅槽和第九介质层的上表面沉积栅极金属层以制备栅极。其中，栅极的横向部置于第九介质层的上表面，栅极的纵向部的下表面与第一介质层接触以形成金属-绝缘体-半导体结构。

具体的，第四介质层可以为SiO₂、SiNx、SiO_xN_y或Al₂O₃中的一种材料构成的单层结构。其中，第四介质层的厚度可以为200nm-400nm。需要说明的是，第四介质层可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。

具体的，第五介质层与第四介质层具有相同的材料。其中，第五介质层的厚度可以为200nm-400nm。

具体的，第七介质层可以为SiO₂、SiNx、SiO_xN_y或Al₂O₃中的一种材料构成的单层结构。其中，第七介质层的厚度可以为200nm-400nm。需要说明的是，第七介质层可以通过ALD、PEALD、PECVD、LPCVD、等离子体氧化、热氧化、PLD、MOCVD等技术沉积。

具体的，第八介质层与第七介质层具有相同的材料。其中，第八介质层的厚度可以为200nm-400nm。

具体的，栅极金属层可以为TiN/Al/TiN，TaN/Al/TaN等多层结构，并且可以通过物理气相沉积(physical vapor deposition，PVD)、脉冲激光沉积(PulseLaser Deopositon，PLD)、原子层沉积(AtomicLayerDeposition，ALD)等技术沉积。需要说明的是，栅极可以呈现蘑菇型或者其他型状，对此不作具体限制。

具体的，源漏极金属层可以为钛/铝/氮化钛(Ti/Al/TiN)、钛/铝/钛/氮化钛(Ti/Al/Ti/TiN)、钽/铝/氮化钽(Ta/Al/TaN)、钽/铝/钽/氮化钽(Ta/Al/Ta/TaN)等多层结构，并且可以通过PVD、PLD、ALD等技术沉积。需要说明的是，源漏极可以呈现T型或者其他型状，对此不作具体限制。

进一步的，第四介质层的厚度可以为300nm，栅极金属层的厚度可以为150nm，第五介质层的厚度可以为300nm，第七介质层的厚度可以为300nm，第八介质层的厚度可以为300nm。

可以看出，本申请实施例中，首先，通过采用一种与CMOS工艺兼容的方法，有利于实现制备低成本高产量的GaN射频HEMT集成器件，以及缩小集成器件尺寸。其次，采用多晶硅、非晶硅、二氧化硅、氮化硅或者氮氧化硅的参考栅极，有利于实现全自对准和小尺寸结构的栅极工艺集成方法。然后，通过全自对准的栅极小尺寸化结构，有利于减小源漏极到栅极的尺寸和寄生电阻，以及提升GaN HEMT集成器件在射频和毫米波应用中的性能。最后，通过完全兼容CMOS工艺的二次外延生长的第三外延层进一步减小源漏极的寄生电阻和接触电阻。

上述示例介绍了一种GaN HEMT器件的制备方法。下面具体介绍GaN HEMT器件的结构，该GaN HEMT器件包括：衬底、缓冲层、第一外延层、第二外延迟、第一介质层、栅极外墙、重掺杂的第三外延层、栅极和源漏极。

其中，第二外延层的禁带比第一外延层的禁带宽，第一外延层和第二外延层之间形成有二维电子气导电沟道；缓冲层、第一外延层和第二外延层由下而上依次置于衬底的上表面；第二外延层的上表面依次叠置第一介质层和盖帽层，盖帽层用于制备GaNHEMT器件的参考栅极，盖帽层包括第一薄膜层和第二介质层，第一薄膜层和第二介质层由下而上依次置于第一介质层的上表面，第一薄膜层包括以下至少一种：多晶硅层、非晶硅层、二氧化硅层、氮化硅层、氮氧化硅层；栅极外墙位于参考栅极的外侧，并置于第一介质层的上表面；第三外延层是由参考栅极和栅极外墙为掩膜外延形成的，第三外延层用于形成低电阻的源漏接触区域以减小源漏极的接触电阻，源漏接触区域位于参考栅极的两侧；栅极是通过参考栅极制备形成的，源漏极是通过在源漏接触区域制备形成的，栅极与第一介质层形成金属-绝缘体-半导体结构或者栅极与第二外延层形成肖特基接触，源漏极与第三外延层形成欧姆接触。

举例中，请参阅图24，缓冲层、第一外延层和第二外延层由下而上依次置于衬底的上表面，位于源漏极区域的第二外延层比位于栅极区域的第二外延层薄，第三外延层置于第二外延层的上表面，栅极外墙位于栅极的两侧，栅极置于第六介质层内，栅极的纵向部的下表面与第一介质层接触，源漏极的纵向部的下表面与第三外延层接触，源漏极的横向部横置于第六介质层的上表面。

请参阅图25，与图24类似，不同在于，栅极的下表面与第二外延层接触。

请参阅图26，与图24类似，不同在于，第三外延层置于第一外延层的上表面。需要说明的是，栅极也可以与第二外延层接触，不作具体限制。

请参阅图27，与图24类似，不同在于，位于源漏极区域的第二外延层和位于栅极区域的第二外延层一样厚。需要说明的是，栅极也可以与第二外延层接触，不作具体限制。

请参阅图28，缓冲层、第一外延层和第二外延层由下而上依次置于衬底的上表面，位于源漏极区域的第二外延层比位于栅极区域的第二外延层薄，第三外延层置于第二外延层的上表面，栅极外墙位于栅极的两侧，源漏极置于第九介质层内，源漏极的纵向部的下表面与第三外延层接触，栅极的横向部横置于第九介质层的上表面，栅极的纵向部的下表面与第一介质层接触。需要说明的是，与上述类似，图示中也可以是位于源漏极区域的第二外延层与位于栅极区域的第二外延层一样厚，或者可以是第三外延层置于第一外延层的上表面，或者可以是栅极与第二外延层接触，不作具体限制。

可以看出，本申请实施例中，首先，通过采用一种与CMOS工艺兼容的方法，有利于实现制备低成本高产量的GaN射频HEMT集成器件，以及缩小集成器件尺寸。其次，采用多晶硅、非晶硅、二氧化硅、氮化硅或者氮氧化硅的参考栅极，有利于实现全自对准和小尺寸结构的栅极工艺集成方法。然后，通过光刻和全自对准的栅极小尺寸化结构，有利于减小源漏极到栅极的尺寸和寄生电阻，以及提升GaN HEMT集成器件在射频和毫米波应用中的性能。最后，通过完全兼容CMOS工艺的二次外延生长的第三外延层进一步减小源漏极的寄生电阻和接触电阻。

在一个可能的示例中，GaN HEMT器件还可以包括第三介质层；其中，第三介质层用于形成栅极外墙，第三介质层覆盖在第一介质层的上表面和参考栅极的上表面和外侧；栅极外墙可以由以下操作形成：刻蚀第三介质层，并停止在第二介质层和第一介质层以形成栅极外墙。

在一个可能的示例中，第三外延层可以由以下操作形成的：根据参考栅极和栅极外墙为掩膜在第二外延层的上表面外延形成第三外延层以形成源漏接触区域；或者，根据参考栅极和栅极外墙为掩膜回刻第二外延层；在回刻后的第二延迟层的上表面外延形成第三外延层以形成源漏接触区域；其中，位于源漏接触区域的第二外延层的厚度比位于栅槽区域的第二外延层的厚度薄；或者，根据参考栅极和所述栅极外墙为掩膜回刻第二外延层以贯穿第二外延层，并停止在第一外延层；在第一外延层的上表面外延形成第三外延层以形成源漏接触区域。

在一个可能的示例中，GaN HEMT器件还可以包括第六介质层，第六介质层包括第四介质层和第五介质层；其中，第四介质层置于第三外延层的上表面、参考栅极的上表面和栅极外墙的上表面；栅极是由以下操作制备的：在第四介质层上使用光刻图形化工艺得到第二掩膜层；根据第二掩膜层为掩膜刻蚀第四介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层；根据第二掩膜层为掩膜刻蚀第一薄膜层，并停止在第一介质层的上表面以形成栅槽；或者，根据第二掩膜层为掩膜刻蚀第一薄膜层和第一介质层，并停止在第二外延层的上表面以形成栅槽；在栅槽和第四介质层的上表面沉积栅极金属层以制备栅极；其中，栅极的横向部置于第四介质层的上表面，栅极的纵向部的下表面与第一介质层或者第二外延层接触；第五介质层覆盖栅极的横向部和第四介质层的上表面；源漏极是由刻蚀第六介质层以形成源漏槽，并在源漏槽和第六介质层的上表面沉积源漏极金属层以制备的；其中，源漏极的横向部横置于第六介质层的上表面，源漏极的纵向部贯穿于第六介质层，并且源漏极的纵向部的下表面与第三外延层相接触。

在一个可能的示例中，GaN HEMT器件还包括第九介质层，第九介质层包括第七介质层和第八介质层；其中，第七介质层覆盖第三外延层的上表面、参考栅极的上表面和栅极外墙的上表面；源漏极是由刻蚀第七介质层以形成源漏槽，并在源漏槽和第七介质层的上表面沉积源漏极金属层以制备的；其中，源漏极的横向部横置于第七介质层的上表面，源漏极的纵向部贯穿于第七介质层，并且源漏极的纵向部的下表面与第三外延层接触；第八介质层覆盖源漏极和第七介质层的上表面；栅极是由以下操作制备的：在第九介质层上使用光刻图形化工艺得到第三掩膜层；根据第三掩膜层为掩膜刻蚀第九介质层和参考栅极中的第二介质层以露出参考栅极中的第一薄膜层；根据第一掩膜层为掩膜刻蚀第一薄膜层，并停止在第一介质层的上表面以形成栅槽；或者，根据第三掩膜层为掩膜刻蚀第一薄膜层和第一介质层，并停止在第二外延层的上表面以形成栅槽；形成栅极金属层以制备栅极，栅极金属层覆盖栅槽和第九介质层的上表面；其中，栅极的横向部置于第九介质层的上表面，栅极的纵向部的下表面与第一介质层或第二外延层接触。

在一个可能的示例中，衬底为Si、GaN、SiC、蓝宝石或金刚石中的一种材料构成的单晶结构；和/或，缓冲层为AlN、GaN和AlGaN中的至少一种材料构成的单层或多层结构，缓冲层的厚度为0.5-4um；和/或，第一外延层为GaN材料构成的单层结构或者AlGaN、InGaN与GaN材料构成的多层结构，第二外延层为AlGaN、InGaN、InAlN、AlN、InAlGaN中的至少一种材料构成的单层或多层结构，第一外延层的厚度为10-500nm，第二外延层的厚度为5-30nm；和/或，第一介质层为SiO₂、SiN_x、Al₂O₃、AlN、AlON、SiO_xN_y、HfO₂、Ga₂O₃中的至少一种材料构成的单层或多层结构，第一介质层的厚度为5-30nm；和/或，第一薄膜层的厚度为100-300nm；和/或，第二介质层为SiO₂、SiNx、SiO_xN_y或Al₂O₃中的一种材料构成的单层结构，第二介质层的厚度为20-100nm；和/或，第三介质层为SiN_x、SiNx、SiO_xN_y、Al₂O₃中的至少一种材料构成的单层或多层结构，第三介质层的厚度为100-200nm；和/或，第三外延层为n型GaN、AlGaN或InGaN中的一种材料构成的单层结构，第三外延层的厚度为10-50nm；和/或，第四介质层为SiO₂、SiNx、SiO_xN_y或Al₂O₃中的一种材料构成的单层结构，第四介质层的厚度为200nm-400nm，第五介质层与第四介质层具有相同的材料，第五介质层的厚度为200nm-400nm；或者，第七介质层为SiO₂、SiNx、SiO_xN_y或Al₂O₃中的一种材料构成的单层结构，第七介质层的厚度为200nm-400nm，第八介质层与第七介质层具有相同的材料，第八介质层的厚度为200nm-400nm。

需要说明的是，对于上述的各方法实施例，为了简单描述，将其都表述为一系列的动作组合。本领域技术人员应该知悉，本申请不受所描述的动作顺序的限制，因为本申请实施例中的某些步骤可以采用其他顺序或者同时进行。此外，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本申请实施例所必须的。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例进行了详细介绍，本申请实施例中的说明只是用于帮助理解本申请的方法及其核心思想。本领域技术人员应该知悉，本申请实施例在具体实施方式和应用范围上均会有改变之处，至此，本说明书内容不应理解为对本申请的限制。