双模分频器、锁相环模块和无线通信装置
阅读说明：本技术 双模分频器、锁相环模块和无线通信装置 (Dual-mode frequency divider, phase-locked loop module and wireless communication device ) 是由 孙浩 于 2019-11-06 设计创作，主要内容包括：本发明公开了一种双模分频器、锁相环模块和无线通信装置,该双模分频器仅包括除2/3电路、两个D触发器及与门和与非门两个逻辑组合,与门接收两个D触发器的数据锁存反相输出端的输出信号并经过逻辑与运算后生成与门的输出信号；第二与非门接收第二控制信号和与门的输出信号并经过逻辑与非运算后生成第一控制信号；除2/3电路用于接收第一控制信号,并根据第一控制信号来对高频信号进行2分频或3分频,再经过两个D触发器实现对高频信号的8分频或9分频。电路结构简单,大大缩小了芯片面积,和降低了功耗。相应的,采用上述功耗低的双模分频器模块,实现了锁相环模块和蓝牙收发装置的性能优化,大大降低了这两者的电路成本及功耗。(The invention discloses a dual-mode frequency divider, a phase-locked loop module and a wireless communication device, wherein the dual-mode frequency divider only comprises a divide 2/3 circuit, two D triggers, and two logic combinations of an AND gate and an NAND gate, wherein the AND gate receives output signals of data latch inverted output ends of the two D triggers and generates output signals of the AND gate after logical AND operation; the second NAND gate receives the second control signal and the output signal of the AND gate, and generates a first control signal after logical NAND operation; the divide 2/3 circuit is used for receiving the first control signal, and divides the frequency of the high frequency signal by 2 or 3 according to the first control signal, and then realizes the frequency division of the high frequency signal by 8 or 9 through two D flip-flops. The circuit has simple structure, greatly reduces the chip area and reduces the power consumption. Correspondingly, the dual-mode frequency divider module with low power consumption is adopted, so that the performance optimization of the phase-locked loop module and the Bluetooth transceiver is realized, and the circuit cost and the power consumption of the phase-locked loop module and the Bluetooth transceiver are greatly reduced.)
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种双模分频器、锁相环模块和无线通信装置。
背景技术
近年来，随着5G和物联网(loT)等无线通讯技术的崛起，射频集成电路的不断发展，一些手持式无线通信设备被引入到公众平台，无线通信产业发生了爆炸式增长。低功耗蓝牙技术作为无线设备的重要功能之一，由于其结构简单，成本低，通信可靠性高，已越来越受移动设备开发商的青睐，这相应促进了射频集成电路产品的发展。
在蓝牙收发系统中，频率综合器是关键电路模块，其主要功能是产生一定频率的振荡信号并以此提供给收发机作为本振信号。分频器的功能是将压控振荡器VCO(指输出频率与输入控制电压有对应关系的振荡电路)的高频信号按一定的分频比分频到较低频率，并反馈到输入以便和参考时钟比较。
发明内容
本发明解决的问题是提供一种双模分频器、锁相环模块和无线通信装置，以简化电路结构。
为解决上述问题，本发明提供一种双模分频器，所述双模分频器用于在第二控制信号的控制下对高频信号进行分频，包括：
第二与非门，所述第二与非门的第一输入端用来接收所述第二控制信号，所述第二与非门的输出端用来输出第一控制信号；
除2/3电路，所述除2/3电路的第一输入端接所述第二与非门的输出端、用来接收所述第一控制信号，所述除2/3电路的第二输入端与其输出端相接，所述除2/3电路的信号端为所述双模分频器的总输入端、用于接收所述高频信号；
第三D触发器，所述第三D触发器的时钟输入端接所述除2/3电路的输出端，所述第三D触发器的数据输入端和数据锁存反相输出端相连；
第四D触发器，所述第四D触发器的时钟输入端接所述第三D触发器的数据锁存输出端，所述第四D触发器的数据锁存输出端为所述双模分频器的总输出端、用于输出分频后的信号；
与门，所述与门的两个输入端分别接收所述第三D触发器的数据锁存反相输出端和所述第四D触发器的数据锁存反相输出端，所述与门的输出端接所述第二与非门的第二输入端。
可选地，所述除2/3电路包括：
或门，所述或门的第一输入端接所述除2/3电路的第一输入端；所述或门的第二输入端接所述除2/3电路的第二输入端；
第一与非门，所述第一与非门的第二输入端接所述或门的输出端；
第一D触发器，所述第一D触发器的数据输入端接所述第一与非门的输出端，所述第一D触发器的数据锁存输出端接所述第一与非门的第一输入端；
第二D触发器，所述第二D触发器的数据输入端接所述第一D触发器的数据锁存输出端，所述第二D触发器的数据锁存输出端为所述除2/3电路的输出端；
所述第一D触发器的时钟差分信号端、所述第二D触发器的时钟差分信号端分别为第一D触发器的时钟信号端、第二D触发器的时钟信号端的反相信号；所述除2/3电路的信号端包括所述第一D触发器的时钟信号端、所述第二D触发器的时钟信号端。
可选地，所述第三D触发器和所述第四D触发器均为动态D触发器。
可选地，所述第一D触发器和所述第二D触发器均为动态D触发器。
可选地，所述第二控制信号是可编程逻辑控制信号1或0。
可选的，所述第二控制信号为时钟信号。
相应的，本发明还提供一种锁相环模块，用于处理参考频率源发出的信号，包括：
鉴相器，与所述参考频率源的输出端相连；
滤波器，与所述鉴相器的输出端相连；
压控振荡器，与所述滤波器的输出端相连，用于输出高频信号；
上面所述的双模分频器，用于接收所述高频信号，所述双模分频器的总输出端与所述鉴相器的输入端相连。
相应的，本发明还提供一种无线通信装置，用于实现天线与数字基带之间的信号传输，所述无线通信装置包括：
上面所述的锁相环模块，用于提供本振信号；
接收机，用于接收并处理天线发出的射频信号，并将处理后的射频信号与所述锁相环模块提供的本振信号进行混频，形成混频后的射频信号，并发送给数字基带；
发射机，用于接收并处理数字基带提供的射频信号，并将处理后的射频信号与所述锁相环模块提供的本振信号进行混频，形成混频后的射频信号，并发送给天线。
可选地，所述接收机包括：
第一带通滤波器，所述第一带通滤波器的输入端经射频开关与所述天线相连；
低噪声放大器，所述低噪声放大器的输入端与所述第一带通滤波器的输出端相连；
下变频混频器，所述下变频混频器的输入端与所述低噪声放大器的输出端相连；
第二带通滤波器，所述第二带通滤波器的输入端与所述下变频混频器的输出端相连，所述第二带通滤波器的输出端经模数转换器连接所述数字基带；
所述发射机包括：
第四带通滤波器，所述第四带通滤波器的输入端经数模转换器接所述数字基带；
上变频混频器，所述上变频混频器的输入端接所述第四带通滤波器的输出端；
第三带通滤波器，所述第三带通滤波器的输入端接所述上变频混频器的输出端；
功率放大器，所述功率放大器的输入端接所述第三带通滤波器的输出端，所述功率放大器的输出端经所述射频开关与所述天线相连。
可选地，所述无线通信装置为蓝牙收发装置。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例的双模分频器，仅包括除2/3电路、两个D触发器及与门和与非门两个逻辑组合，由除2/3电路实现2分频或3分频，结合D触发器和与门、与非门即可实现8分频或9分频。本发明实施例的双模分频器电路结构简单，可以大大缩小芯片面积。此外，本发明实施例的双模分频器，仅包括几个电路单元，结构简单，相应地功耗也比较低。
可选方案中，选用动态D触发器，相对比常规D触发器，精度更高，最大程度地降低了误差。
相应的，采用上述电路结构简单且功耗低的双模分频器模块，实现了锁相环模块和无线通信装置的性能优化，大大降低了这两者的电路面积和电路成本及功耗。
附图说明
图1为一种双模分频器的示意性电路图；
图2为本发明一实施例公开的双模分频器的示意性电路图；
图3为本发明另一实施例公开的双模分频器的示意性电路图；
图4为本发明实施例公开的锁相环的示意性电路图；
图5为本发明实施例公开的蓝牙收发装置的示意性电路图；
图6为本发明另一实施例公开的双模分频器在不同模式时输出信号频率和数字时钟信号频率的仿真曲线图；
图7为本发明另一实施例公开的双模分频器在不同模式时静态功耗电流仿真图。
具体实施方式
由背景技术可知，无线技术的快速发展，亟需开发出电路结构简洁、功耗低的双模分频器、锁相环模块和蓝牙收发装置。现结合一种双模分频器分析。
如图1所示，为一种双模分频器的示意性电路图。可以看出，该双模分频器包括六级动态锁存器、一级反相器以及一级分频模式控制器。其中第一级、第二级和第三级动态锁存器构成第一级D触发器DFF1；第四级、第五级、第六级动态锁存器、分频模式控制器和反相器构成第二级D触发器DFF2。
第一级动态锁存器～第六级动态锁存器都包含动态锁存器单元，所述的动态锁存器单元包括一个PMOS管与一个NMOS管；PMOS管的源极接电源，NMOS管的源极接地；第一级、第三级、第四级动态锁存器的PMOS管的漏极、NMOS管的漏极与下一级动态锁存器的PMOS管的栅极相连，第二级、第五级动态锁存器的PMOS管的漏极、NMOS管的漏极与下一级动态锁存器的NMOS管的栅极相连，第六级动态锁存器的PMOS管的漏极、NMOS管的漏极与反相器的NMOS管的栅极和PMOS管的栅极相连，第一级、第二级、第四级和第五级动态锁存器的NMOS管的栅极、第三级与第六级动态锁存器的PMOS管的栅极与输入时钟信号CK相连。
所述反相器包括：一个PMOS管与一个NMOS管；PMOS管的源极接电源，NMOS管的源极接地，PMOS管的漏极、NMOS管的漏极与第一级动态锁存器的PMOS管的栅极相连。
所述分频模式控制器包括两个NMOS管；分频模式控制器的一个NMOS管的漏极与第六级动态锁存器的NMOS管的栅极相连，栅极与第三级动态锁存器的NMOS管的栅极相连，源极与分频模式控制器的另一个NMOS管的漏极相连；分频模式控制器的另一个NMOS管的源极接地，栅极接模式控制信号MC。
图1所示的双模分频器需要六级动态锁存器、一级反相器以及一级分频模式控制器来实现分频，电路仍然复杂，存在占用芯片面积大且功耗较高的问题。
为了解决所述技术问题，本发明提供了一种双模分频器，通过简洁的电路结构来实现除8/9分频，大大减小了芯片面积且降低了功耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供了一种双模分频器(Dual-Mode Divider)电路设计，用于在第二控制信号的控制下对高频信号进行分频。请参见图2，双模分频器100包括：除2/3电路101、与门102、第二与非门103、第三D触发器104、第四D触发器105；与门102的两个输入端接收第三D触发器104的数据锁存反相输出端和第四D触发器105的数据锁存反相输出端的输出信号并进行逻辑与运算后生成与门102的输出信号；
第二与非门103的第一输入端接收第二控制信号MC第二与非门1032，第二与非门103的第二输入端接收与门102的输出信号，对第二控制信号MC2和与门102的输出信号进行逻辑与非运算后生成第一控制信号MC1；
除2/3电路101具有两个输入端：第一输入端in1和第二输入端in2，第一输入端in1接第二与非门103的输出端，即第一输入端in1接收第一控制信号MC1，第二输入端in2接除2/3电路的输出端out1，除2/3电路101的信号端为双模分频器100的总输入端、用于接收高频信号；
第三D触发器104的时钟输入端CK接除2/3电路的输出端out1，第三D触发器104的数据输入端D和数据锁存反相输出端_Q相连，第三D触发器104的数据锁存输出端Q接第四D触发器105的时钟输入端CK，第四D触发器105的数据锁存输出端Q为双模分频器100的总输出端OUT、用于输出分频后的信号；
除2/3电路101用于接收第一控制信号MC1，并根据第一控制信号MC1来对压控振荡器的高频信号进行2分频或3分频，再经过第三D触发器104和第四D触发器105进一步实现对压控振荡器的高频信号的8分频或9分频。
由此可见，本发明实施例提供的双模分频器，仅包括除2/3电路、两个D触发器及与门和与非门两个逻辑组合，通过外部一路控制信号，由除2/3电路实现2分频或3分频，结合D触发器和与门、与非门即可实现8分频或9分频，电路结构简单，可以大大缩小芯片面积。此外，本发明实施例的双模分频器，仅包括几个电路单元，结构简单，相应地功耗也比较低。
需要说明的是，第二控制信号MC2是可编程逻辑控制信号1或0。进一步地，第二控制信号MC2可以由外部clock提供，或者其他类似功能的可编程逻辑模块来提供。
当第二控制信号MC2＝0时，无论与门102的输出信号是1还是0，第二与非门103生成的第一控制信号MC1均为1。
当第二控制信号MC2＝1时，若与门102的输出信号为1，第二与非门103生成的第一控制信号MC1为0；若与门102的输出信号为0，第二与非门103生成的第一控制信号MC1为1。本领域技术人员很容易推导出，当第二控制信号MC2为1时，第二与非门103相当于反相器。
需要说明的是，本发明实施例中所描述的除2/3电路是指2分频或3分频电路。除8/9电路是指8分频或9分频电路。
进一步地，请参见图3，为本发明另一实施例提供的双模分频器200，包括：除2/3电路201、与门202、第二与非门203、第三D触发器204、第四D触发器205；双模分频器200接收第二控制信号MC2并经过第二与非门203生成第一控制信号MC1，除2/3电路201用于接收第一控制信号MC1，并根据第一控制信号MC1来对压控振荡器的高频信号进行2分频或3分频，再经过第三D触发器204和第四D触发器205实现对压控振荡器的高频信号的除8或除9分频。其中除2/3电路201包括或门2011、第一与非门2012、第一D触发器2013、第二D触发器2014；
其中，或门2011的第一输入端为除2/3电路201的第一输入端in1，用来接收第一控制信号MC1；或门2011的第二输入端in2连接除2/3电路201的输出端out1，或门2011的输出端接第一与非门2012的第二输入端；
第一D触发器2013的数据输入端D接第一与非门2012的输出端，第一D触发器2013的数据锁存输出端Q接第一与非门2012的第一输入端和第二D触发器2014的数据输入端D；
第二D触发器2014的数据锁存输出端Q为除2/3电路201的输出端，用来接或门2011的第二输入端；第一D触发器2013的时钟差分信号端_CK、第二D触发器2014的时钟差分信号端_CK分别为第一D触发器2013的时钟信号端CK、第二D触发器2014的时钟信号端CK的反相信号。
除2/3电路201的信号端包括第一D触发器2013的时钟信号端CK和第二D触发器2014的时钟信号端CK，第一D触发器2013的时钟信号端CK、第二D触发器2014的时钟信号端CK用来接收压控振荡器的高频信号。
优选地，第一D触发器2013、第二D触发器2014、第三D触发器104、第四D触发器105均选用动态D触发器。相对比常规D触发器，精度更高，最大程度地降低了误差。
下面简述本发明实施例公开的双模分频器的工作原理：
先来分析除2/3电路的分频系数的原理：
(1)当第一控制信号MC1＝1时，无论第一D触发器2013的数据锁存输出端Q是1还是0，或门2011均输出1，第二D触发器2014可以忽略不考虑，第二与非门2012等效于一个反相器，即第二与非门2012将第一D触发器2013的数据锁存输出端Q的信号进行反相后提供给第一D触发器2013的数据输入端D；相当于第一D触发器2013的数据输入端D的信号为1时，第一D触发器2013的数据锁存输出端Q的信号为0；而第一D触发器2013的数据输入端D的信号为0时，第一D触发器2013的数据锁存输出端Q的信号为1。也就是说，第一D触发器2013的数据锁存输出端Q的信号相比于第一D触发器2013的数据输入端D的信号，滞后了一个周期。又由于此时除2/3电路201中只有第二与非门2012和第一D触发器2013起到分频作用，因此，分频系数为2，即形成2分频电路。
(2)当第一控制信号MC1＝0时，若第二D触发器2014的数据锁存输出端Q的信号为1，或门2011的输出为1；若第二D触发器2014的数据锁存输出端Q的信号为0，或门2011的输出为0；此时，或门2011可以忽略不计，第二与非门2012、第一D触发器2013、第二D触发器2014构成3分频电路。第一D触发器2013的数据输入端D的信号由第一D触发器2013的数据锁存输出端Q的信号和第二D触发器2014的数据锁存输出端Q的信号进行逻辑与非后得到的。为了描述起来简洁，将第一D触发器2013的数据输入端D的信号简称2013D、第一D触发器2013的数据锁存输出端Q的信号简称2013Q、第二D触发器2014的数据锁存输出端Q的信号简称为2014Q，这三个信号之间的关系若下：
由此看出，2013D要等到2013Q和2014Q都为1时才置为0，比2分频时需要多等一个clock周期，形成3分频。
接着进一步来分析除8/9电路的分频系数的原理：
由上文分析可知，当MC2＝0时，此时可等效于MC1＝1，除2/3电路的分频系数为2，第二D触发器2014忽略不计，再加上第三D触发器204、第四D触发器205两级2分频，因此，除8/9电路的分频系数为M＝2×2×2＝8，即形成8分频电路；当MC2＝1时，只有当第三D触发器204的数据锁存反相输出端_Q和第四D触发器205的数据锁存反相输出端_Q同时为1时(此时与门202的输出信号为1)，才有MC1＝0，即除2/3电路的分频系数为3；在其他三个状态(当第三D触发器204的数据锁存反相输出端_Q和第四D触发器205的数据锁存反相输出端_Q同时为0时，或者其中一个为1而另一个为0时)中都是MC1＝1，即除2/3电路的分频系数为2。也就是说，当MC2＝1时，除2/3电路的3分频与2分频占比比率为1:3。因此，除8/9电路的分频系数M＝3×1+2×3＝9，即形成9分频电路。
对本发明实施例提供的除8/9双模分频器的性能进行仿真，其在不同模式下输出信号的频率与数字时钟(Clock)信号频率的仿真曲线如图6所示，以图4中标注的上升沿和下降沿记为一个周期。可以看出数字时钟的周期为10ns、分频系数M＝8时，输出信号的周期＝210.0941ns-130.094ns＝80.0001ns，高度近似于数字时钟周期10ns的8倍；分频系数M＝9时，输出信号的周期＝230.0892ns-140.0894ns＝89.9998ns，高度近似于数字时钟周期10ns的9倍；由于周期和频率成反比，可以看出，分频的精度非常高。不同模式下静态功耗电流仿真如图7所示，分频系数M＝8时，平均静态功耗电流约为1.031uA，分频系数M＝9时，平均静态功耗电流约为1.082uA，可以看出，功耗很低。
本发明实施例提供的双模分频器，仅包括除2/3电路、两个D触发器及与门和与非门两个逻辑组合，由除2/3电路实现2分频电路或3分频电路，结合D触发器和与门、与非门即可实现8分频电路或除9分频电路。电路结构简单，大大缩小了芯片面积，并且功耗低且精度高。
请参见图4，本发明实施例还公开了一种锁相环模块10，包括鉴相器11、滤波器12、压控振荡器13和双模分频器14，鉴相器11与参考频率源的输出端相连；滤波器12与鉴相器11的输出端相连；压控振荡器13与滤波器12的输出端相连，用于输出高频信号；双模分频器14采用的是前文所述的本发明实施例所提供的双模分频器，用于接收高频信号，双模分频器14的总输出端与鉴相器11的输入端相连。鉴相器11接收外部参考频率源的输入频率信号fr，经滤波器12、压控振荡器13后得到输出频率fout，双模分频器14将输出频率fout(即上文中的高频信号)进行除8分频或者除9分频并反馈至鉴相器11，以保证所述输入频率信号fr与锁相环模块10内部振荡频率的同步。
请参见图5，本发明实施例还公开了一种无线通信装置1，用于实现天线与数字基带之间的信号传输，包括接收机2、发射机3、数字基带5以及前文实施例所述的锁相环模块4。锁相环模块4用来给发射机3和接收机2提供本振信号，接收机2用来接收并处理天线发来的射频信号，并将处理后的射频信号与锁相环模块4提供的本振信号进行混频，形成混频后的射频信号，并发给数字基带5；发射机3用来接收并处理数字基带5提供的射频信号，将处理后的射频信号与锁相环模块4提供的本振信号进行混频，形成混频后的射频信号后，发给天线并通过天线发送出去。
具体地，在接收射频信号RFin状态，射频信号RF(外界经天线发送)经过射频开关传送给接收机2再发送给数字基带5；在发送射频信号RFout状态，射频信号RF从数字基带5经发射机3再经射频开关从天线发射出去。
进一步地，接收机2包括：第一带通滤波器，所述第一带通滤波器的输入端经射频开关与所述天线相连；低噪声放大器，所述低噪声放大器的输入端与所述第一带通滤波器的输出端相连；下变频混频器，所述下变频混频器的输入端与所述低噪声放大器的输出端相连；第二带通滤波器，所述第二带通滤波器的输入端与所述下变频混频器的输出端相连，所述第二带通滤波器的输出端经模数转换器连接所述数字基带。
所述发射机3包括：第四带通滤波器，所述第四带通滤波器的输入端经数模转换器接所述数字基带；上变频混频器，所述上变频混频器的输入端接所述第四带通滤波器的输出端；第三带通滤波器，所述第三带通滤波器的输入端接所述上变频混频器的输出端；功率放大器，所述功率放大器的输入端接所述第三带通滤波器的输出端，所述功率放大器的输出端经所述射频开关与所述天线相连。
进一步地，在接收射频信号RFin状态，射频信号RF经天线发送、再经过射频开关传送给第一带通滤波器、低噪声放大器处理后，与锁相环模块4提供的本振信号在下变频混频器进行混频，再通过第二带通滤波器、模数转换器(图5中未示出)处理后发送给数字基带5。
进一步地，在发送射频信号RFout状态，射频信号从数字基带5发出，经过数模转换器(图5中未示出)、第四带通滤波器处理后与锁相环模块4提供的本振信号在上变频混频器进行混频，再通过第三带通滤波器、功率放大器发送给天线，从天线发射出去。
本发明实施例提供的锁相环模块和蓝牙收发装置均采用了上述实施例所述的双模分频器模块，双模分频器模块是锁相环的重要组成部分，而锁相环是蓝牙收发装置的关键部件，因此，采用本发明实施例提供的电路简洁、芯片面积小且功耗低的双模分频器模块，实现了锁相环模块和蓝牙收发装置的性能优化，大大降低了这两者的电路面积和电路成本及功耗。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。