具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式进行详细说明。这些优选实施方式的示例在附图中进行了例示。附图中所示和根据附图描述的本发明的实施方式仅仅是示例性的，并且本发明并不限于这些实施方式。

在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。

以及，在本发明的描述中，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

请参阅图1至图10，本发明实施例包括：一种双通道同步复装载脉冲发生方法，包括时钟发生模块、同步复装载计数模块和信号边沿触发模块三个部分，所述发生方法的步骤如下：

1)时钟发生模块产生两个频率相近的计数时钟信号和同步装载信号；

2)将上述计数时钟和同步装载信号输出给同步复装载计数模块；

3)当同步复装载计数模块的计数值满足条件时，输出指示信号给信号边沿触发模块生成所需宽度的脉冲信号，实现了纳秒级脉冲信号的FPGA直接输出。

进一步的是，所述步骤1)时钟发生模块产生两个频率相近的时钟信号CLK A、CLKB和一个1MHz的装载信号LOAD。

进一步的是，所述步骤2)同步复装载计数模块包括第一通道Reloader_A和第二通道Reloader_B，第一通道Reloader_A和第二通道Reloader_B分别对各自的输入时钟脉冲进行计数，计数值分别为输入的A_Value和B_Value。

进一步的是，所述当时钟信号CLK A，作为同步复装载计数部分的第一通道Reloader_A的计数时钟；所述当时钟信号CLK B，作为第二通道Reloader_B的计数时钟。

进一步的是，所述装载信号LOAD时钟信号的上升沿到来时，A_Value与B_Value就会再次被同步地装载到两个计数通道中，重新开始下一轮计数。

进一步的是，所述每次计数值到达装载的计数值A_Value或B_Value时，对应的计数通道就会产生一个指示信号Signal，第一通道Reloader_A产生的指示信号为SET信号，第二通道Reloader_B产生的指示信号为RESET信号，由于计数时钟频率不同，产生的SET和RESET信号上升沿产生时刻会有一段相位差，在SET信号上升沿和RESET信号的上升沿触发输出信号电平翻转，产生一个脉宽可调的瞬态脉冲信号。

进一步的是，所述LOAD信号不断地将两个通道的计数值同步复装载，这个脉冲信号以一定频率不断地出现，实现脉冲发生。

进一步的是，所述时钟发生模块使用单个锁相环，且生成的最佳时钟信号组合为48MHz和50MHz。

进一步的是，所述复装载计数模块以寄存器state进行状态机设计，状态机状态受到输入的RELOAD信号和计数值cnt共同控制。

进一步的是，所述信号边沿触发模块由基本逻辑门和锁存器组成，所述锁存器分别锁存信号state和输出信号q.state为状态量，表征RESET信号的当前状态。

针对目前FPGA设计的脉冲信号发生方法存在的问题，本文提出了一种双通道同步复装载脉冲发生方法，并基于此方法设计了一个纳秒级瞬态脉冲发生系统。系统采用双通道结构对频率相近的时钟信号上升沿技术产生指示信号输出，利用两个通道之间产生的游标效应，对指示信号逻辑运算直接生成纳秒级瞬态脉冲，在此基础上，还可以通过更改计数值，实现纳秒级精度的脉冲宽度调制。

本发明的双通道同步复装载脉冲发生方法，目前通用FPGA最高工作频率通常在为500MHz以下，无法满足直接生成纳秒级瞬态脉冲的发生要求。本文设计了一种双通道同步复装载脉冲发生方法，包括了时钟发生(Clock Generator)、同步复装载计数(Reloader_A、Reloader_B)和信号边沿触发(Signal edge Trigger)三个部分。时钟发生部分主要生成两个频率相近的时钟信号和一个装载信号。同步复装载计数部分是由两个可以被装载信号同步装载计数值的计数通道共同组成的控制模块，每个通道对各自的时钟信号进行计数并生成指示信号，将生成的两个指示信号通过信号边沿触发，实现输出电平翻转发生纳秒级精度的窄脉冲。

如图1所示，双通道同步复装载脉冲发生方法首先产生两个频率相近的时钟信号CLK A、CLK B和一个1MHz的装载信号LOAD。CLK A频率较高，作为同步复装载计数部分的第一通道Reloader_A的计数时钟，CLK B频率略低，作为第二通道Reloader_B的计数时钟。两通道分别对各自的输入时钟脉冲进行计数，计数值分别为输入的A_Value和B_Value，每当LOAD时钟信号的上升沿到来时，A_Value与B_Value就会再次被同步地装载到两个计数通道中，重新开始下一轮计数。每次计数值到达装载的计数值A_Value或B_Value时，对应的计数通道就会产生一个指示信号Signal，通道Reloader_A产生的指示信号为SET信号，通道Reloader_B产生的指示信号为RESET信号，由于计数时钟频率不同，产生的SET和RESET信号上升沿产生时刻会有一段相位差，在SET信号上升沿和RESET信号的上升沿触发输出信号电平翻转，就可以产生一个脉宽可调的瞬态脉冲信号。LOAD信号不断地将两个通道的计数值同步复装载，这个脉冲信号就会以一定频率不断地出现，实现脉冲发生。双通道同步复装载脉冲发生时序图如图2所示。

当产生的装载信号LOAD上升沿到来时，计数值A_Value与B_Value就会同步被装载到两个通道中。两个通道分别使用CLK_A和CLK_B进行计数，每个时钟信号的上升沿计数值减1，当计数值变为0时，两个通道分别输出SET和RESET信号，SET信号的上升沿使输出OUT置1，RESET信号的上升沿使输出OUT置0，产生瞬态脉冲信号。当LOAD信号的下一个上升沿到来时，实现双通道计数值的同步复装载，重复脉冲信号的产生过程。

生成的脉冲信号宽度与输入的计数值(A_Value、B_Value)和输入时钟(CLK A、CLKB)的频率有关，输入时钟的频率决定脉冲信号宽度的最小分辨率，以48MHz、50MHz为例，48MHz时钟计数一次需要的时间为1/48MHz，50MHz时钟计数一次需要的时间为1/50MHz,通过上面的分析，两个通道计数完成的时间差就是输出的最小分辨率，最小分辨率可以计算为:

即生成的最小脉冲宽度为0.833ns。

通过改变计数值生成的脉冲宽度W计算公式如下：

根据脉冲宽度计算公式，A_Value、B_Value取各值时所对应的脉冲宽度如表1所示。

表1脉冲宽度与A_Value、B_Value取值的关系(单位：ns)

A_Value和B_Value取值均为0时，脉冲宽度为0，不产生脉冲信号；当A_Value＝B_Value时，产生的脉冲宽度为A_Value(或B_Value)×0.833ns；其他取值情况下，如果钟频率取值为50MHz和48MHz，初值装载信号为1MHz，要使模块能在下一次初值重新装载前能够产生指示信号，计数值B_Value和A_Value的最大分别为49和47，当A_Value取最大值49，B_Value取最大值47时可以生成最大脉冲宽度，宽度为999.151ns。

本发明基于双通道同步复装载的瞬态脉冲发生方法为纳秒级瞬态脉冲发生系统，该系统的RTL视图如图3所示，系统可以分为时钟发生模块、同步复装载模块和信号边沿触发模块。以下本文将对这三个重要模块设计进行详述。

时钟作为时序电路的基础，在整个FPGA程序开发过程中都十分重要。使用直接数字频率合成(DDS)技术，可以产生任意频率的时钟信号，多锁相环(PLL)也同样可以产生FPGA工作频率以内的任何时钟信号组合。但是本文提出的双通道同步复装载脉冲发生方法对产生时钟的相位同步性要求极高，上述方法均无法保证信号的初相位完全相同。为了使时钟信号的相位相等、频率稳定，双通道同步复装载脉冲发生方法的时钟发生模块使用单个锁相环进行设计。由于使用单一锁相环生成的多路时钟会受到FPGA内部结构制约，需要对生成的时钟频率进行精心设计。经过多次测试，生成的最佳时钟信号组合为48MHz和50MHz。

如图4所示，锁相环是一种闭环频率控制系统，本文设计的纳秒级脉冲发生器使用Altera的FPGA芯片，可以通过IP核对PLL进行参数设置。首先将外部晶振产生的50MHz时钟通过预分频计数器(N＝25)产生2MHz时钟送入鉴相器，鉴相器将反馈信号与输入时钟进行比较，发出控制信号经过环路滤波器驱动压控振荡器调整输出时钟频率，直到两个信号同步。当反馈回路中的反馈计数器M＝24时，输出时钟为48MHz时系统达到稳定，等效于对50MHz进行了25分频、24倍频输出48MH时钟信号。

由时钟发生模块产生的50MHz、48MHz时钟将作为双通道同步复装载计数模块的工作时钟。

双通道同步复装载计数模块由两个复装载计数模块组成，在本瞬态脉冲发生电路设计中起核心控制作用。为了生成频率稳定的脉冲信号，两个通道模块输出的指示信号要能够按一定周期同步稳定出现，而指示信号输出受脉冲计数值直接控制，因此，两个通道计数值能否同步复装载将对生成的脉冲信号造成重大影响。

为了实现计数值的周期性同步复装载，本文给出一种复装载计数模块设计方法，其RTL视图如5所示，复装载计数模块以寄存器state进行状态机设计，状态机状态受到输入的RELOAD信号和计数值cnt共同控制。初始状态机工作状态为0，由Selector12选择输出Signal信号为0，八位计数寄存器cnt的值每一位都受到选择器控制为一固定值保持不变，等待装载信号装载计数值。当RELOAD信号上升沿到来时，状态机工作状态变为1，寄存器cnt被赋予初值后在CLK信号的上升沿进行递减计数，比较器在cnt计数到0时输出变化使得选择器Selector12输出1将指示信号Signal变为高电平，同时状态机工作状态变为2。工作状态2保持一个CLK时钟周期，将指示信号拉低后进入状态3。状态3在监测到LOAD信号的下降沿时，回到状态0，等待下一个装载信号，避免了cnt寄存器在一个装载信号中被多次复装载。

本设计复装载模块的工作时序图如图6所示，由LOAD信号上升沿触发装载计数值Value开始计数，在CLK时钟信号的每个上升沿到来时，寄存器的值减1，当寄存器中的值减1变为0时，计数完成，输出指示信号，保持一个时钟周期后，等待下一次装载。当下一次LOAD信号上升沿到来时，Value值被重新装载，再次开始计数，按一定周期生成稳定的指示信号。

当两个复装载计数模块的计数时钟信号初相位相同且使用同一个LOAD信号进行计数值的复装载时，就构成了双通道同步复装载计数模块。双通道同步复装载模块计数产生的两个指示信号Signal，通过信号边沿触发模块，生成对应的瞬态脉冲信号。

信号边沿触发模块的作用是输出瞬态脉冲信号，根据同步复装载计数模块的预设计数值的不同，产生的指示信号相位差也不尽相同。要实现表1中任意宽度的脉冲信号，必须严格要求信号边沿触发模块实现在输入信号SET上升沿时刻，输出信号变为高电平，在RESET的上升沿时刻输出信号变为低电平。当两通道同步复装载计数器的输出指示信号，即SET、RESET信号的上升沿时刻相距很近时，输出信号的高低电平就能在极短时间内完成翻转，生成极窄瞬态脉冲信号。本文给出一种可行的设计方法，RTL视图如图7所示。

电路实际由基本逻辑门和锁存器组成，锁存器分别锁存信号state和输出信号q.state为状态量，表征RESET信号的当前状态。当state为1时，表示RESET信号的上升沿已经到来且RESET仍保持高电平；当state为0时，表示RESET信号为低电平.state只有在RESET信号状态变化时才产生变化，否则由锁存器进行锁存。SET、RESET信号初始状态均为低电平，此时state和输出q状态均为0。只要RESET信号上升沿到来，输出q的锁存器复位引脚ACLR就会被使能，q值被清零，然后state被置1。而当SET信号上升沿到来时，只要RESET信号不同时出现上升沿，经过逻辑运算后，q锁存器的PRESET总能变为高电平输出1。

本发明设计的信号边沿触发模块真值表如表2所示。

表2信号边沿触发模块真值表

如信号边沿触发模块真值表所示，SET信号为低电平，只有当RESET信号到达上升沿时，输出信号为0，其他状态时输出保持原状态不变。在SET的上升沿处，只有RESET信号也同时为上升沿模块输出0，其余状态全为1。SET信号处在高电平或下降沿状态时，只有RESET的信号的上升沿触发0输出，其他状态下输出保持不变。由真值表可得，只有输入信号SET、RESET的上升沿才能触发输出状态发生变化，SET的上升沿使输出信号为1，RESET的上升沿使输出信号为0，而当SET和RESET的上升沿一起到来时，输出信号状态变为0。

通过对以上各功能模块的设计，实现了纳秒级的脉冲发生。脉冲发生器首先由时钟发生模块产生50MHz与48MHz的两路频率相近的时钟信号，分别作为同步复装载模块Reloader_A、Reloader_B的工作时钟。Reloader_A、Reloader_B分别生成指示信号Signal_A与Signal_B，若计数值A_Value＝B_Value＝1,Reloader_A与Reloader_B都将在一个工作周期后输出指示信号，由于工作频率不同，CLK_A的频率更高，所以Signal_A的上升沿将先于Signal_B到来，两者的时间差为0.833ns。

将Signal_A与Signal_B输入信号边沿触发模块，Signal_A作为SET，Signal_B作为RESET。信号边沿触发模块只有在信号的上升沿才会触发输出变化，当Signal_A的上升沿到来时，输出信号变为1，0.833ns后，Signal_B信号的上升沿将输出信号置0，这样就产生了一个宽度为0.833ns的窄脉冲信号。

本发明采用Modelsim软件进行功能性仿真。为了测试脉冲宽度的最小精度，将同步复装载模块的计数值均设置为1，使用50MHz方波作为输入时钟。实验结果如图8所示。当双通道同步复装载计数模块的初始计数值都为1时，生成的脉冲宽度应为双通道同步复装载脉冲发生方法能产生的最小脉冲宽度，也是脉冲宽度调节的最小分辨率。根据脉冲宽度计算公式，生成的脉冲宽度应为0.833ns，与Modelsim仿真结果相同，最小分辨率仿真正确。

当计数值都设置为6时,仿真波形如图9所示，利用Modelsim标尺计算出的脉冲宽度值显示为4.998ns，而根据从脉冲宽度计算公式，当初始计数值都为6时，输出的脉冲宽度应为4.998ns，结果完全一致，实验脉宽调制功能性验证结果正确。

下面使用示波器对FPGA实际生成的脉冲信号进行测试。FPGA使用Altera的EP4CE15F23C8芯片。示波器型号为横河DL9240，其模拟带宽为1.5GHz,最高实时采样率为10GSa/s。图10与图11分别为设定宽度0.833ns和4.998ns的信号波形，每格代表的时间均为5ns，通过对脉冲信号有效部分宽度测量，图中所示的实际脉冲信号与设定值吻合。示波器的结果显示该脉冲发生器实现了纳秒级脉冲信号发生及脉冲宽度调制。

通过对上述实验数据的分析，双通道同步复装载脉冲发生方法与其他窄脉冲发生方法的各项性能如表3所示。

表3双通道同步复装载脉冲发生方法与其他方法生成脉冲参数

直接计数方法是利用FPGA内部锁相环将外部晶振频率倍频，将其作为计数时钟进行计数，生成1ns分辨率的脉冲信号需要至少1GHz稳定工作频率，通用FPGA显然难以达到要求。脉冲的编译码生成方法利用脉冲信号只有1和0两种状态，将脉冲信号以时间片的形式进行切割，每个时间片的脉冲状态用一位二进制数表示。通过上位机将二进制序列数据发送到FPGA中就可以生成对应的脉冲信号。但是编译码的最小时间片精度受到FPGA本身工作频率制约，难以实现更高的分辨率。

除此之外，双三级管并联电路利用LC电路阻尼原理和双射频三极管并联产生的雪崩效应，产生了幅度较大的脉冲信号，但脉冲宽度也较大。而利用数字逻辑器件的竞争冒险实现窄脉冲发生的双非门结构设计虽然生成了极窄脉冲信号，但是其脉冲宽度受制于电路设计，无法进行调节。

直接计数法和脉冲的编译码生成方法是通过提高FPGA自身工作频率来提高最小分辨率的。通常的FPGA工作频率一般都在500MHz以内，脉冲宽度调制的最小分辨率不会小于2ns。与其原理不同，本文设计的双通道同步复装载脉冲发生方法在有限的FPGA工作频率下，使用双通道同步复装载计数模块分别对频率相近的48MHz和50MHz时钟信号计数并产生指示信号。两个通道的指示信号之间会因为游标效应产生相位差。利用相位差产生窄脉冲的等效工作频率可以达到1GHz以上，而与FPGA本身的最大工作频率无关，因此最终能够达到0.833ns的纳秒级脉冲分辨率。不仅如此，双通道同步复装载脉冲发生方法的0.833ns最小脉冲宽度对比脉冲宽度不可调节的双三极管并联电路设计仍然具有显著优势。双非门结构设计可以生成最小脉宽为0.15ns的窄脉冲信号，但电路设计完成后，脉冲宽度无法调节，很难加以应用。本文的方法不仅实现了0.833ns的窄脉冲信号的发生，也实现了0.833ns的脉冲宽度调节精度。

此外，需要说明的是，在本说明书中，“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。