具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参见图1，图1为本发明实施例提供的一种隔离驱动电路的接收电路的框图；所述隔离驱动电路的接收电路包括电流产生和镜像电路1、共模反馈电路2、预放大电路3、比较器电路4、低通滤波电路5以及差分对输入模块6。

本实施例中，差分对输入模块6，用于接收共模输入电压信号，并抑制共模输入电压信号的噪声；电流产生和镜像电路1，用于接收第一使能信号CMD_P，并在第一使能信号CMD_P开启时，产生四路电流偏置；共模反馈电路2的输入端和输出端连接电流产生和镜像电路1的两路电流偏置，用于提高环路共模增益，稳定差分对输入模块输出的共模信号；预放大电路3的两个输入端连接两路电流偏置，用于对差分对输入模块6输出的共模信号进行放大，提高电路的带宽；比较电路4的两个输入端分别连接预放大电路3的两个输出端，比较电路4用于接收预放大电路3输出的差模信号，并比较后输出比较结果；低通滤波电路5，用于接收比较电路的比较结果，并进行低通滤波后输出，作为接收信号OUT。

本实施例中提供的电路模块之间的连接关系就可以抑制高速共模瞬态，原理是：高速共模瞬态发生时，输入芯片的幅度会严重变小，且输入/出共模电压也会显著改变，为了减小这些因素的影响，设计了以上电路的组合，来实现信号的稳定放大、以及比较滤波，实现在高速共模瞬态发生时，电路可以有效正常的接收信号。

请参见图2，图2为本发明实施例提供的一种隔离驱动电路的接收电路的具体结构示意图，差分对输入模块6包括：第一晶体管MN1、第二晶体管MN2、第三晶体管MN3、第四晶体管MN4、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一电阻R1和第二电阻R2。

其中，第一晶体管MN1的控制端与第三晶体管MN3的控制端相连；第一晶体管MN1的第一端与四路电流偏置中的第一路电流偏置S1相连；第一晶体管MN1的第二端与第三晶体管MN3的第二端、第三电容C3的一端、第一电阻R1的一端相连，第三电容C3的另一端接收共模输入电压信号的正电压信号Vin+；第一电阻R1的一端接地；第三晶体管MN3的第一端与第三晶体管MN3的控制端、第一电容C1的一端，以及四路电流偏置中的第二路电流偏置S2相连；第一电容C1的另一端与第二电容R2的一端、第四电容C4的一端，以及第四晶体管MN4的第二端、第二晶体管MN2的第二端相连，第四电容C4的另一端接收共模输入电压信号的负电压信号Vin-；第二电阻R2的另一端接地；第二晶体管MN2的控制端与第四晶体管MN4的控制端相连；第二晶体管MN2的第一端与四路电流偏置中的第四路电流偏置S4相连；第四晶体管MN4的第一端与第四晶体管MN4的控制端、第二电容C2的一端，以及四路电流偏置中的第三路电流偏置S3相连；第二电容C2的另一端用于接收共模输入电压信号的正电压信号Vin+。

本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第一晶体管、第二晶体管、第三晶体管和第四晶体管均为NMOS管。对应的，第一端均为NMOS管的漏极，第二端均为NMOS管的源极，控制端均为NMOS管的栅极。

电流镜产生和镜像电路1包括带有使能功能的第五晶体管MP1、第六晶体管MP2、第七晶体管MP3，第一电流源I1、第二电流源I2，输入控制信号是CMD_P，输出为四通道电流源，分别是第一路电流偏置S1、第二路电流偏置S2、第三路电流偏置S3和第四路电流偏置S4。

第五晶体管MP1的控制端用于接收第一使能信号CMD_P的控制，第五晶体管MP1的第二端与第六晶体管MP2的控制端相连，第五晶体管MP1的第一端和控制端与电源VCC相连；

第六晶体管MP2的控制端与第七晶体管MP3的控制端相连，第六晶体管MP2的第二端为第一电流偏置S1，第六晶体管MP2的第一端与电源VCC相连；第七晶体管MP3的第二端为第四电流偏置S4，第七晶体管MP3的第一端与电源VCC相连；第一电流源I1的一端与电源VCC连接，另一端作为第二电流偏置S2；第二电流源I2的一端与电源VCC连接，另一端作为第三电流偏置S3。

本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第五晶体管、第六晶体管、第七晶体管均为PMOS管。对应的，第一端均为PMOS管的源极，第二端均为PMOS管的漏极，控制端均为PMOS管的栅极。

也即，本实施例中电流镜产生和镜像电路中，第五晶体管MP1的栅极连接到输入控制信号CMD_P，第五晶体管MP1的漏极连接到第六晶体管MP2的栅极，第五晶体管MP1的源极和井电位图中未示出连接到电源VCC。其中第六晶体管MP2的栅极连接到第七晶体管MP3的栅极，第六晶体管MP2的漏极为电流输出端S1，也即第一电流偏置S1，第六晶体管MP2的源极和井电位连接到电源VCC，其中第七晶体管MP3的漏极为电流输出端S4，也即第四电流偏置S4，第七晶体管MP3的源极和井电位连接到电源VCC。其中第一电流源I1、第二电流源I2由基准电流提供。

请继续参见图2，共模反馈电路2包括：第八晶体管MP4、第九晶体管MP5、第十晶体管MP6、第十一晶体管MN5和第十二晶体管MN6。

其中，第八晶体管MP4的第一端、第九晶体管MP5的第一端和第十晶体管MP6的第一端均与电源VCC相连；第八晶体管MP4的控制端与第四路电流偏置S4相连；第九晶体管MP5的控制端与第一路电流偏置S1相连；第十晶体管MP6的控制端与第七晶体管MP3的控制端相连；第八晶体管MP4的第二端与第九晶体管MP5的第二端相连，并与第十一晶体管MN5的第一端、第十一晶体管MN5的控制端和第十二晶体管MN6的控制端相连；第十晶体管MP6的第二端与第十晶体管MP6的控制端、第十二晶体管MN6的第一端相连；第十一晶体管MN5的第二端和第十二晶体管MN6的第二端均接地。

同样的，本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第八晶体管、第九晶体管、第十晶体管均为PMOS管。对应的，第一端均为PMOS管的源极，第二端均为PMOS管的漏极，控制端均为PMOS管的栅极。第十一晶体管、第十二晶体管均为NMOS管。对应的，第一端均为NMOS管的漏极，第二端均为NMOS管的源极，控制端均为NMOS管的栅极。

具体的，第八晶体管MP4的栅极连接到电流输出端S4，第八晶体管MP4的漏极连接到第九晶体管MP5的漏极，第八晶体管MP4的源极和井电位连接到电源VCC。其中第九晶体管MP5的栅极连接到电流输出端S1，第九晶体管MP5的漏极连接到第十一晶体管MN5的漏极，第九晶体管MP5的源极和井电位连接到电源VCC。其中第十一晶体管MN5的栅极连接到第十二晶体管MN6的栅极，晶体管MP5的漏极连接到第十一晶体管MN5的栅极，第十一晶体管MN5的源极和衬底连接到地电源GND。其中第十二晶体管MN6的漏极连接到第十晶体管MP6的漏极，第十二晶体管MN6的源极和衬底连接到地电源GND。其中第十晶体管MP6的栅极连接到第七晶体管MP3的栅极，第十晶体管MP6的漏极连接到第十晶体管MP6的栅极，第十晶体管MP6的源极和井电位连接到电源VCC。

请继续参见图3，图3为本发明实施例提供的一种预放大电路示意图；其中，预放大电路3包括第三电阻R3、第四电阻R4、第一三极管Q1、第二三极管Q2、第十三晶体管MN7、第十四晶体管MN8、第十五晶体管MN9和第三电流源I3。

其中，第三电阻R3和第四电阻R4的一端均与电源VCC相连；第三电阻R3的另一端与第一三极管Q1的第一端相连，作为负输出端OUT-；第一三极管Q1的控制端用于接收共模输入电压信号的正电压信号Vin+；第四电阻R4的另一端与第二三极管Q2的第一端相连，作为正输出端OUT+；第二三极管Q2的控制端用于接收共模输入电压信号的负电压信号Vin-；第一三极管Q1的第二端和第二三极管Q2的第二端相连，并与第十三晶体管MN7的第一端相连；第三电流源I3的一端与电源VCC相连，另一端与第十三晶体管MN7的控制端、第十四晶体管MN8的第一端、第十四晶体管MN8的控制端、第十五晶体管MN9的第一端均相连；第十四晶体管MN8的第二端、第十五晶体管MN9的第二端均接地；第十五晶体管MN9的控制端用于接收第二使能信号CMD_N的控制。

同样的，本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第十三晶体管、第十四晶体管、第十五晶体管均为NMOS管。对应的，第一端均为NMOS管的漏极，第二端均为NMOS管的源极，控制端均为NMOS管的栅极。

具体的，第一三极管Q1的基极连接到正输入端Vin+，第一三极管Q1的集电极连接到负输出端OUT-，第一三极管Q1的发射极连接到第二三极管Q2的发射极。其中第二三极管Q2的基极连接到负输入端Vin-，第二三极管Q2的集电极连接到正输出端OUT+，第二三极管Q2的发射极连接到第十三晶体管MN7的漏极。其中晶体管MN7的栅极连接到第十四晶体管MN8的栅极，第十三晶体管MN7的源极和衬底连接到地电源GND。其中第十四晶体管MN8的栅极连接到第十四晶体管MN8的漏极，第十四晶体管MN8的漏极连接到第十五晶体管MN9的漏极，第十四晶体管MN8的源极和衬底连接到地电源GND。其中第十五晶体管MN9的栅极连接到输入控制信号CMD_N，第十五晶体管MN9的源极和衬底连接到地电源GND。其中第三电阻R3一端连接到第一三极管Q1的集电极，第三电阻R3的另一端连接到电源VCC。其中第四电阻R4一端连接到第二三极管Q2的集电极，第三电阻R3的另一端连接到电源VCC。其中第三电流源I3由基准电流提供，第三电流源I3连接到第十四晶体管MN8的漏极。

请参见图4，图4为本发明实施例提供的一种比较电路示意图；比较器4电路包括带有使能功能的第十六晶体管MP7、第十七晶体管MP8、第十八晶体管MP9、第十九晶体管MP10、第二十晶体管MP11、第二十一晶体管MP12、第二十二晶体管MP13、第二十三晶体管MP14、第二十四晶体管MN10、第二十五晶体管MN11、第二十六晶体管MN12、第二十七晶体管MN13、第二十八晶体管MN14、第二十九晶体管MN15、第三十晶体管MN16、第三十一晶体管MN17、第三十二晶体管MN18以及第四电流源I4和第五电阻R5。

其中，第十六晶体管MP7的第一端、第十七晶体管MP8的第一端、第十八晶体管MP9的第一端、第十九晶体管MP10的第一端、第二十晶体管MP11的第一端、第二十一晶体管MP12的第一端、第二十二晶体管MP13的第一端、第二十三晶体管MP14的第一端、第四电流源I4的一端均与电源VCC相连；第四电流源I4的另一端与第二十四晶体管MN10的第一端、第二十五晶体管MN11的第一端、第二十五晶体管MN11的控制端和第二十七晶体管MN13的控制端相连；第二十四晶体管MN10的第二端、第二十五晶体管MN11的第二端、第二十六晶体管MN12的第二端、第二十七晶体管MN13的第二端、第二十八晶体管MN14的第二端、第二十九晶体管MN15的第二端、第三十二晶体管MN18的第二端均接地。

第二十四晶体管MN10的控制端用于接收第二使能信号CMD_N的控制；第十六晶体管MP7的第二端与第二十六晶体管MN12的第一端、第二十六晶体管MN12的控制端、第二十九晶体管MN15的控制端、第二十八晶体管MN14的第一端均相连；第二十八晶体管MN14的控制端用于接收第二使能信号CMD_N的控制；第十六晶体管MP7的控制端与第十七晶体管MP8的第二端、第十八晶体管MP9的控制端相连；第十七晶体管MP8的控制端用于接收第一使能信号CMD_P的控制；第十八晶体管MP9的第二端与第三十一晶体管MN17的第一端相连；第三十一晶体管MN17的控制端与电源负输入端V-相连；第三十一晶体管MN17的第二端与第五电阻R5的一端相连；第五电阻R5的另一端与第二十七晶体管MN13的第一端、第三十晶体管MN16的第二端相连；第二十四晶体管MN10的控制端与第二十晶体管MP11的第二端、第二十一晶体管MP12的控制端相连；第二十晶体管MP11的控制端用于接收第一使能信号CMD_P的控制；第十九晶体管MP10的第二端与第三十晶体管MN16的第一端相连；第三十晶体管MN16的控制端与电源正输入端V+相连；第二十一晶体管MP12的第二端与第二十二晶体管MP13的第二端、第二十三晶体管MP14的控制端、第二十九晶体管MN15的第一端、第三十二晶体管MN18的控制端相连；第二十二晶体管MP13的控制端用于接收第一使能信号CMD_P的控制；第二十三晶体管MP14的第二端与第三十二晶体管MN18的第一端相连，并作为比较器的输出端Vout。

同样的，本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第十六晶体管到第二十三晶体管均为PMOS管。对应的，第一端均为PMOS管的源极，第二端均为PMOS管的漏极，控制端均为PMOS管的栅极。第二十七晶体管到第三十二晶体管均为NMOS管。对应的，第一端均为NMOS管的漏极，第二端均为NMOS管的源极，控制端均为NMOS管的栅极。

具体的，第二十四晶体管MN10的栅极连接到输入控制信号CMD_N，第二十四晶体管MN10的漏极连接到第二十五晶体管MN11的漏极，第二十四晶体管MN10的源极和衬底连接到地电源GND。其中第二十五晶体管MN11的栅极连接到第二十七晶体管MN13的栅极，第二十五晶体管MN11的漏极连接到第二十五晶体管MN11的栅极，第二十五晶体管MN11的源极和衬底连接到地电源GND。其中第二十七晶体管MN13的漏极连接到第三十晶体管MN16的源极，第二十七晶体管MN13的源极和衬底连接到地电源GND。其中第三十晶体管MN16的栅极连接到正输入端V+，第三十晶体管MN16的衬底与其源极相连，第三十晶体管MN16的漏极连接到第十九晶体管MP10的漏极，第三十晶体管MN16的源极连接到电阻R5的一端。其中电阻R5的另一端连接到晶体管MN17的源极。其中第三十一晶体管MN17的栅极连接到负输入端V-，第三十一晶体管MN17的衬底与其源极相连，第三十一晶体管MN17的漏极连接到第十八晶体管MP9的漏极。其中第十八晶体管MP9的栅极连接到第十七晶体管MP8的漏极，第十八晶体管MP9的源极和井电位连接到电源VCC。其中第十七晶体管MP8的栅极连接到输入控制信号CMD_P，第十七晶体管MP8的源极和井电位连接到电源VCC，第十七晶体管MP8的漏极连接到第十六晶体管MP7的栅极。其中第十六晶体管MP7的源极和井电位连接到电源VCC，第十六晶体管MP7的漏极连接到第二十六晶体管MN12的栅极。其中晶体管MN12的漏极连接到第二十六晶体管MN12的栅极，第二十六晶体管MN12的栅极连接到第二十八晶体管MN14的漏极，第二十六晶体管MN12的源极和衬底连接到地电源GND。其中第二十八晶体管MN14的漏极连接到第二十九晶体管MN15的栅极，第二十八晶体管MN14的栅极连接到输入控制信号CMD_N，第二十八晶体管MN14的源极和衬底连接到地电源GND。其中第二十九晶体管MN15的漏极连接到第二十一晶体管MP12的漏极，第二十九晶体管MN15的源极和衬底连接到地电源GND。其中第十九晶体管MP10的栅极连接到第二十晶体管MP11的漏极，第十九晶体管MP10的源极和井电位连接到电源VCC。其中第二十晶体管MP11的栅极连接到输入控制信号CMD_P，第二十晶体管MP11的源极和井电位连接到电源VCC，第二十晶体管MP11的漏极连接到第二十一晶体管MP12的栅极。其中第二十一晶体管MP12的源极和井电位连接到电源VCC，第二十一晶体管MP12的漏极连接到第二十二晶体管MP13的漏极。其中第二十二晶体管MP13的栅极连接到输入控制信号CMD_P，第二十二晶体管MP13的源极和井电位连接到电源VCC，第二十二晶体管MP13的漏极连接到第二十三晶体管MP14的栅极。其中第二十三晶体管MP14的栅极连接到第三十二晶体管MN18的栅极，第二十三晶体管MP14的漏极连接到第三十二晶体管MN18的漏极，第二十三晶体管MP14的源极和井电位连接到电源VCC。其中第三十二晶体管MN18的漏极连接到比较器的输出端Vout，第三十二晶体管MN18的源极和衬底连接到电源VCC。

本发明采用全差分自适应的输入结构，实现对输入信号的差分放大和预放大处理，具体地，当正的高速共模瞬态发生时，输入端Vin+和Vin-向外注入恒定的电流Cdu/dt,其中，C1和C2是外部电容，其值是C，du/dt是正的高速共模瞬态，输入共模电压等于-Cdu/dt*R1,或者-Cdu/dt*R2,R1＝R2；当负的高速共模瞬态发生时，输入端Vin+和Vin-向内注入恒定的电流Cdu/dt,其中，C是外部电容的值C3＝C4＝C.输入共模瞬态电压Cdu/dt*R1,Cdu/dt*R2，R1＝R2，MN1-MN4组成的结构可以有效适应不同方向的两种共模输入电压，确保工作在合适的放大检测直流工作点内，为输入信号的Vin+/Vin-差分输入信号提供正确的工作点。

电流产生和镜像电路中第一电流源I1流过连接的第三晶体管MN3，为第一晶体管MN1提供偏置电压，因此第三晶体管MN3的偏置电压等于V_GS3+Vin+；其中V_GS3是第三晶体管MN3的栅源电压；第二电流源I2流过连接的第四晶体管MN4，为第二晶体管MN2提供偏置电压，因此第二晶体管MN2的偏置电压等于V_GS4+Vin-,其中V_GS4是第四晶体管MN4的栅源电压；因为I1＝I2,因此V_GS3＝V_GS4,输入共模电压相等，因此第三晶体管MN3和第四晶体管MN4的共模偏置电压相等，同时因为第三晶体管MP3和第四晶体管MP4完全相同，因此第一路电流偏置S1和第二路电流偏置S2的共模电压相等。

共模反馈电路中第三路电流偏置S3和第四路电流偏置S4的共模电压和通过第八晶体管MP4和第九晶体管MP5产生电流和：

IMP4+IMP5＝1/2*un*Cox(W/L)₄(|VGS4|-VTH)^2+1/2*un*Cox(W/L)₅(|VGS4|-VT

H)^2

其中，un为电子迁移率，Cox为单位面积栅氧化层电容，V_TH为阈值电压，(W/L)₄为第八晶体管MP4的宽长比；(W/L)₅为第九晶体管MP5的宽长比。

共模负反馈环路稳定V_GS4+V_GS5的和，即稳定第三路电流偏置S3和第四路电流偏置S4的共模电压。

预放大电路利用第一三极管Q1和第二三极管Q2，来提供速度，实现高速低增益。

比较电路通过第五电阻R5产生比较阈值电压V_TH1，

VTH1＝IMP9*R5

其中，I_MP9是流过第十八晶体管MP9的电流，当处于比较器反转点时，I_MP9＝I_MP10＝1/2*I_MN13,其中I_MP10是流过第十九晶体管MP10的电流，I_MN13是流过第二十七晶体管MN13的电流，通过设计第二十七晶体管MN13的电流和第五电阻R5的值，即可设置比较阈值电压V_TH1。

V_TH1电压可以有效抑制差模噪声，防止误触发。

滤波器采用数字或者模拟方式，用以将离散的方波还原成与输入电压Vin相同的方波。

因此，与传统的接收电路相比具有以下优势：1.可以同时适用于正负两个方向的高速严重共模干扰的下的信号通信；2.结构简单，输入共模电压在发生高速共模干扰时，可以依据干扰的严重程度，实现安全可靠的浮动共模输入电压。3.在发生严重高速共模干扰时，可以实现预放大电路输出共模电压的稳定，确保电路的可靠性。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他模块或步骤，单数不排除复数。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。