具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

实施例1

本实施例提供了一种分频器，图1是根据本发明实施例提供的分频器的功能示意图(一)，如图1所示，本实施例中的分频器包括：

第一计数单元102，配置为获取时钟输入信号，第一置位信号以及第一复位信号，并根据时钟输入信号，第一置位信号以及第一复位信号进行计数，以输出第一计数信号；

第二计数单元104，配置为获取时钟输入信号，第二置位信号以及第二复位信号，并根据时钟输入信号，第二置位信号以及第二复位信号进行计数，以输出第二计数信号；

控制单元106，配置为根据第一计数信号生成第一输出信号，以及根据第二计数信号生成第二输出信号；控制单元还配置为，根据第一输出信号配置第二复位信号，以及根据第二输出信号配置第一复位信号；

其中，第一复位信号为第二复位信号的反相信号；第一计数单元以及第二计数单元的模均为N，N为自然数。

需要进一步说明的是，上述实施例中的第一计数单元与第二计数单元均可由可编程计时器实现；第一计数单元所获取时钟输入信号以及第一置位信号均可由本实施例中分频器所在的电路或芯片根据实际信号处理对象提供，第一计数单元所获取的第一复位信号在初始时刻可以为电路或芯片预设的复位信号，而后在控制单元根据第二计数信号生成第二输出信号后，即可将该第二输出信号作为第一复位信号。第一计数单元中，时钟输入信号即需进行分频处理的对象，第一置位信号即指示第一计数单元在对应的计数位进行置位，第一复位信号即指示第一计数单元是否进行清零复位。

第二计数单元所获取时钟输入信号可由本实施例中分频器所在的电路或芯片根据实际信号处理对象提供，第二计数单元所获取的第二置位信号可以由本实施例中分频器所在的电路或芯片，也可以根据第一置位信号进行处理后得到，第二计数单元所获取的第二复位信号在初始时刻可以为电路或芯片预设的复位信号，而后在控制单元根据第一计数信号生成第一输出信号后，即可将该第一输出信号作为第二复位信号。第二计数单元中，时钟输入信号即需进行分频处理的对象，第二置位信号即指示第二计数单元在对应的计数位进行置位，第二复位信号即指示第二计数单元是否进行清零复位。

上述第一计数单元所输出的第一计数信号用于指示第一计数单元在计数过程中输出的脉冲状态，类似的，上述第二计数单元所输出的第二计数信号用于指示第二计数单元在计数过程中输出的脉冲状态。上述控制单元配置为根据第一计数信号生成第一输出信号，以及根据第二计数信号生成第二输出信号，即指示控制单元分别根据上述第一计数单元以及第二计数单元输出的对应脉冲状态以对应输出的第一输出信号与第二输出信号，第一输出信号与第二输出信号即为对时钟输入信号进行分频处理后所得到的输出信号。

控制单元在生成第一输出信号与第二输出信号时，还可配置为根据第一输出信号配置第二复位信号，以及根据第二输出信号配置第一复位信号，即指示控制单元将第一输出信号作为第二复位信号以发送至第二计数单元以进行复位处理，并将第二输出信号作为第一置位信号以发送至第一计数单元以进行复位处理。

上述第一复位信号为第二复位信号的反相信号，即第一复位信号为“0”，第二复位信号为“1”，或者，第一复位信号为“1”，第二复位信号为“0”。第一复位信号为第二复位信号的反相信号指示第一计数单元与第二计数单元在同一时刻中仅有一个计数单元处于置位计数状态，另一个计数单元处于清零复位状态，即第一计数单元与第二计数单元彼此交替工作。为实现上述上述第一复位信号为第二复位信号的反相信号，可在控制单元中设置RS触发器，以使得控制单元根据第一计数信号以及第二计数信号所分别对应生成的第一输出信号与第二输出信号为反相信号。

本实施例中的分频器在对于时钟输入信号进行分频处理过程中，通过第一计数单元与第二计数单元的交替计数处理，即可实现对于时钟输入信号进行连续分频处理。

通过本实施例中的分频器，由于分频器中的第一计数单元可获取时钟输入信号，第一置位信号以及第一复位信号，并根据所述时钟输入信号，所述第一置位信号以及所述第一复位信号进行计数，以输出第一计数信号；第二计数单元可获取时钟输入信号，第二置位信号以及第二复位信号，并根据所述时钟输入信号，所述第二置位信号以及所述第二复位信号进行计数，以输出第二计数信号；在基础上，进一步通过控制单元根据所述第一计数信号生成第一输出信号，以及根据所述第二计数信号生成第二输出信号；所述控制单元还配置为，根据所述第一输出信号配置所述第二复位信号，以及根据所述第二输出信号配置所述第一复位信号；其中，所述第一复位信号为所述第二复位信号的反相信号；所述第一计数单元以及第二计数单元的模均为N，所述N为自然数。因此，本发明可以解决相关技术中多模分频器无法在保证连续输出以及任意分频系数的前提下令输出时钟的占空比接近50％的问题，以达到在确保分频器可进行连续输出以及任意分频系数的前提下，使得输出时钟的占空比接近50％。

在一可选实施例中，本实施例中的分频器配置为，

对时钟输入信号进行2N+2分频，或者，对时钟输入信号进行2N+3分频。

需要进一步说明的是，由于N为任意自然数，因此，上述2N+2即指示基于N为任意自然数的情形下计算得到的任意偶数，上述2N+3即指示基于N为任意自然数的情形下计算得到的任意奇数；因此，本实施例中的分频器对时钟输入信号进行2N+2分频，指示本实施例中的分频器根据分频需求对时钟输入信号进行偶数分频；本实施例中的分频器对时钟输入信号进行2N+3分频，指示本实施例中的分频器根据分频需求对时钟输入信号进行奇数分频。

需要进一步说明的是，本实施例中的分频器在对时钟输入信号进行2N+2分频时，可通过分频系数为N的上述第一计数单元与第二计数单元的交替计数以使得输出的时钟信号的占空比为(N+1)/(2N+2)，即占空比始终为50％；本实施例中的分频器在对时钟输入信号进行2N+3分频时，可通过分频系数为N的上述第一计数单元与第二计数单元的交替计数以使得输出的分频信号的占空比(N+1)/(2N+3)，该占空比在随着N的赋值的增加的情形下，可越发接近50％。即本实施例中的分频器在进行奇数分频时，可令占空比无限接近50％。

在一可选实施例中，控制单元106还配置为：

获取第一置位信号以及CTRL信号，并根据第一置位信号以及CTRL信号生成第二置位信号。

在一可选实施例中，控制单元106包括加法器1062，其中，加法器1062配置为，获取第一置位信号以及CTRL信号，并对第一置位信号以及CTRL信号进行累加以生成第二置位信号。

图2是根据本发明实施例提供的分频器的功能示意图(二)，上述可选实施例中控制单元中加法器的设置如图2所示。

在一可选实施例中，本实施例中的分频器配置为：

在CTRL信号指示为“0”的情形下，对时钟输入信号进行2N+2分频；或者，在CTRL信号指示为“1”的情形下，对时钟输入信号进行2N+3分频。

需要进一步说明的是，上述可选实施例中，控制单元中加法器即可起到控制本实施例中的分频器的分频系数的作用，即对时钟输入信号进行2N+2分频或2N+3分频；具体而言，上述加法器可对于第一计数单元对应的第一置位信号进行叠加，如果CTRL信号指示为“0”，则第一计数单元的第一置位信号与第二计数单元的第二置位信号相同，进而使得第一计数单元与第二计数单元的计数对象均为0至N+1，

如果CTRL信号指示为“1”，则第二计数单元的第二置位信号为在第一置位信号的基础上加1。

在一可选实施例中，控制单元106还配置为，对第一计数信号进行逻辑处理以生成第一输出信号，以及对第二计数信号进行逻辑处理以生成第二输出信号。

需要进一步说明的是，上述控制单元对第一计数信号以及第二计数信号以进行的逻辑处理，可通过例如RS触发器得以实现。

在一可选实施例中，图3是根据本发明实施例提供的第一计数单元的内部构成图，第一计数单元的内部构造如图3所示，第一计数单元102包括：

第一触发子单元1022，由多个相互串联连接的D触发器构成；第一触发子单元配置为，获取时钟输入信号，第一置位信号以及第一复位信号，并根据获取时钟输入信号，第一置位信号以及第一复位信号以输出第一触发输出信号；

与非门子单元1024，配置为获取第一触发输出信号以及逻辑输入信号，并根据第一触发输出信号以及逻辑输入信号输出第一逻辑输出信号；

第二触发子单元1026，配置为根据第一逻辑输出信号以输出第一计数信号；第二触发子单元还配置为，根据第一计数信号配置逻辑输入信号。

需要进一步说明的是，上述第一触发子单元中的多个D触发器的数量设置以及工作与第一计数单元对应的第一置位信号对应。第一置位信号可表示为C<M:0>，该C<M:0>为二进制码，用于指示第一计数单元在第0至M控制位上进行置位处理；第一计数单元中的第一触发子单元中的多个D触发器即对应上述第0至M控制位的置位处理，因此，第一触发子单元中需设置M+1个D触发器。

上述每一个D触发器均对应设置有输入端、置位端、复位端以及输出端，上述M+1个D触发器相互串联，即指示相邻两个D触发器之间的输出端与输入端相互连接。M+1个D触发器中，每一个D触发器均对应一个控制位，位于第0控制位的D触发器即用于获取时钟输入信号，每一个D触发器的置位端则分别对应输入第一置位信号中对应控制位的控制信号进行置位；每一个D触发器的复位端则分别根据对应输入的第一复位信号进行复位处理。

上述第一触发子单元通过多个D触发器在第一置位信号的控制下进行对应的置位，并将输出的第一触发输出信号依次通过与非门子单元以及第二触发子单元进行处理后，即可实现第一计数单元的计数处理以输出第一计数信号。

上述与非门子单元具体可包含一个与非逻辑门电路，以对于第一触发子单元输入的第一触发输出信号进行逻辑输出；上述与非门子单元的逻辑输入信号可以是预设的信号，也可以是由第二触发子单元提供的信号。上述第二触发子单元在实现第一计数信号的输出的过程中，还配置为根据第一计数信号配置逻辑输入信号，具体指示第二触发子单元将输出的第一计数信号作为与非门子单元的逻辑输入信号输送至与非门子单元。

在一可选实施例中，图4是根据本发明实施例提供的第二计数单元的内部构成图，第二计数单元的内部构造如图4所示，第二计数单元104包括：

第三触发子单元1042，由多个相互串联连接的D触发器构成；第三触发子单元配置为，获取时钟输入信号，第二置位信号以及第二复位信号，并根据获取时钟输入信号，第二置位信号以及第二复位信号以输出第二触发输出信号；

与非门子单元1044，配置为获取第二触发输出信号以及逻辑输入信号，并根据第二触发输出信号以及逻辑输入信号输出第二逻辑输出信号；

第四触发子单元1046，配置为根据第二逻辑输出信号以输出第二计数信号；第二触发子单元还配置为，根据第二计数信号配置逻辑输入信号。

需要进一步说明的是，上述第二计数单元的内部结构与第一计数单元相同，即上述第二计数单元中，第三触发子单元与上述可选实施例中第一计数单元中第一触发子单元的电路结构相同，第四触发子单元与上述可选实施例中第二计数单元中第二触发子单元的电路结构相同。因此，上述可选实施例中第二计数单元的内部结构的构成以及工作方式均与上述第一计数单元对应，故在此不再赘述。

为进一步说明本实施例中的分频器的工作原理，以下通过具体实施例的方式对本实施例中的分频器的工作方式进行说明；图5是根据本发明具体实施例提供的分频器的电路示意图，如图5所示，本具体实施例中的分频器由第一可编程计数电路201、第二可编程计数电路202、RS触发器电路203以及加法器电路204构成。

本具体实施例中，分频器所在的整体电路的输入包括时钟输入信号CLKIN，置位信号C<M:0>以及CTRL信号，整体电路的输出为第一输出信号DIVOUTP以及第二输出信号DIVOUTN。上述CLKIN分别输入至第一可编程计数电路的输入端与第二可编程计数电路的输入端，C<M:0>作为第一置位信号输入至第一可编程计数电路的置位端，同时C<M:0>还输入至加法器电路中。

第一可编程计数电路与第二可编程计数电路均包括输入端、置位端、复位端以及输出端，其中，时钟输入信号CLKIN分别输入至第一可编程计数电路的输入端与第二可编程计数电路的输入端，置位信号C<M:0>作为第一置位信号输入至第一可编程计数电路的置位端，第二输出信号DIVOUTN在作为整体电路的输出的同时，还配置为第一可编程计数电路的第一复位信号，输入至第一可编程计数电路的复位端；类似的，第一输出信号DIVOUTP在作为整体电路的输出的同时，还配置为第二可编程计数电路的第二复位信号，输入至第二可编程计数电路的复位端。

上述加法器用于输入置位信号(即第一置位信号)C<M:0>以及CTRL信号，并根据C<M:0>以及CTRL信号生成第二置位信号C1<M:0>，由加法器的工作原理即可获知，C1<M:0>＝C<M:0>+CTRL。因此，第二可编程计数电路的置位端所输入的第二置位信号C1<M:0>为第一置位信号C<M:0>与CTRL信号的叠加。

第一可编程计数电路根据上述时钟输入信号CLKIN、第一置位信号C<M:0>以及第一复位信号DIVOUTN进行计数过程中，输出端输出第一计数信号CLK_R至RS触发器，第二可编程计数电路根据上述时钟输入信号CLKIN、第二置位信号C1<M:0>以及第二复位信号进行计数过程中，输出端输出第二计数信号CLK_S至RS触发器。

第一可编程计数电路与第二可编程计数电路的内部电路构造相同，以第一可编程计数电路为例，第一可编程计数电路包含有M+1个可置位复位D触发器DFF电路，即图5中所示的301至303。每一个DFF电路的D端口与Qn端口相连，以使得每一个DFF电路构成二分频电路，并且M+1个DFF电路相互串联连接，即前一级的DFF电路的输出Q与后一级DFF电路的输入CLK相连。

第一可编程计数电路的输入端的时钟输入信号CLKIN接DFF电路301的输入CLK，第一可编程计数电路的置位端的第一置位信号C<M:0>分别与M+1个DFF电路的置位端相连；M+1个DFF电路的复位端分别输入第一复位信号DIVOUTN。M+1个DFF电路整体的输出信号CLK<M:0>连接至逻辑门NAND电路304中，并输入至NAND电路304的IN<M:1>输入端；同时，NAND电路的IN<0>输入端还接入第一计数信号CLK_R连接，即NAND电路根据CLK<M:0>与CLK_R，输出第一逻辑输出信号至DFF电路305中，DFF电路305根据第一逻辑输出信号以及第一可编程计数电路的输入端的时钟输入信号CLKIN即可生成对应的第一计数信号CLK_R。第二可编程计数电路的内部构造与上述第一可编程计数电路的构成基本相同，故在此不再赘述。

在计数过程中，第一可编程计数电路可实现至多为2^M+1-1个时钟周期的计数，M+1即上述第一可编程计数电路DFF电路的数量(不包含用于输出CLK_R的DFF电路305)；前述实施例中已经说明，M与置位信号C<M:0>相关，故在此不再赘述。

需要进一步说明的是，第一可编程计数电路包含M+1个DFF电路，第一可编程计数电路实际计数过程中也调用其中部分的DFF电路，因此，对于第一可编程计数电路的模为N，即有1<N<2^M+1-1，N是二进制数值C<M:0>转换为十进制的值。

上述分频器中，RS触发器的R输入端对应输入上述第一计数信号CLK_R，S输入端对应输入上述第二计数信号CLK_S，RS触发器对上述第一计数信号CLK_R与第二计数信号CLK_S进行逻辑处理后，以通过Q输出端输出第一输出信号DIVOUTP，QN输出端输出第二输出信号DIVOUTN；根据RS触发器的逻辑原理，第一输出信号DIVOUTP与第二输出信号DIVOUTN互为相反信号，即第一输出信号DIVOUTP为1，第二输出信号DIVOUTN为0，或者，第一输出信号DIVOUTP为0，第二输出信号DIVOUTN为1。

上述第一输出信号DIVOUTP与第二输出信号DIVOUTN即本具体实施例中的分频器在不同计数阶段对时钟输入信号CLKIN进行分频后所输出的分频信号。在本具体实施例中，分频器进行分频的过程可参照如下步骤：

S1，在初始状态下，设定DIVOUTP＝1，DIVOUTN＝0，并根据上述DIVOUTP＝1，DIVOUTN＝0为第一可编程计数电路与第二可编程计数电路分别提供第一复位信号与第二复位信号，即第一可编程计数电路的第一复位信号对应DIVOUTN＝0，第二可编程计数电路的第二复位信号对应DIVOUTP＝1；由此可得，在初始状态下，第一可编程计数电路即可开始从0进行计数，对应的CLK_R＝0，第二可编程计数电路保持清零复位状态，对应的CLK_S＝0；

S2，第一可编程计数电路持续计数到N(即在0至N-1的范围内进行计数，下述步骤中亦同)时，CLK_R发生翻转，CLK_R＝1，此时CLK_S保持为0，CLK_R＝1则使得经过RS触发器电路对应输出的DIVOUTP翻转，对应的DIVOUTN也发生翻转，即DIVOUTP＝0，DIVOUTN＝1。根据DIVOUTP＝0，DIVOUTN＝1分别配置第一复位信号与第二复位信号，使得第一复位信号对应DIVOUTN＝1，第二复位信号对应DIVOUTP＝0；由此可得，在该状态下，第一可编程计数电路清零复位，CLK_R＝0，第二可编程计数电路则从0开始进行计数，CLK_S＝0；

S3，根据CTRL信号赋值的不同，第二可编程计数电路计数到N或N+1(CTRL为0，则第二可编程计数电路计数到N，CTRL为1，则第二可编程计数电路计数到N+1)时，CLK_S＝1，则使得经过RS触发器电路对应输出的DIVOUTN发生翻转，对应DIVOUTP也会发生翻转，即DIVOUTP＝1，DIVOUTN＝0。再次根据DIVOUTP＝1，DIVOUTN＝0配置上述第一复位信号与第二复位信号，即使得第一可编程计数单元与第二可编程计数单元的计数状态重复上述步骤S1。

由上述S1至S3即可获知，本具体实施例的分频器中的第一可编程计数电路与第二可编程计数电路可循环执行上述S1至S3，进而实现连续分频处理。

图7是根据本发明具体实施例提供的分频器进行2N+2分频的信号波形图。在对于时钟输入信号进行2N+2分频时，CTRL信号为0，第一计数信号CLK_R与第二计数信号CLK_S，以及第一输出信号DIVOUTP与第二输出信号DIVOUTN的波形变化如图6所示。

图8是根据本发明具体实施例提供的分频器进行2N+3分频的信号波形图。在对于时钟输入信号进行2N+3分频时，CTRL信号为1，第一计数信号CLK_R与第二计数信号CLK_S，以及第一输出信号DIVOUTP与第二输出信号DIVOUTN的波形变化如图7所示。

实施例2

本实施例提供了一种分频方法，图9是根据本发明实施例提供的方法的流程图，如图9所示，本实施例中的分频方法包括：

S202，获取时钟输入信号，第一置位信号以及第一复位信号，并通过第一计数单元根据时钟输入信号，第一置位信号以及第一复位信号进行计数，以输出第一计数信号；

S204，获取时钟输入信号，第二置位信号以及第二复位信号，并通过第二计数单元根据时钟输入信号，第二置位信号以及第二复位信号进行计数，以输出第二计数信号；

S206，根据第一计数信号生成第一输出信号，以及根据第二计数信号生成第二输出信号，并根据第一输出信号配置第二复位信号，以及根据第二输出信号配置第一复位信号；

其中，第一复位信号为第二复位信号的反相信号，第一计数单元以及第二计数单元的模均为N，N为自然数。

通过本实施例中的分频方法，由于可获取时钟输入信号，第一置位信号以及第一复位信号，并根据所述时钟输入信号，所述第一置位信号以及所述第一复位信号进行计数，以输出第一计数信号；获取时钟输入信号，第二置位信号以及第二复位信号，并根据所述时钟输入信号，所述第二置位信号以及所述第二复位信号进行计数，以输出第二计数信号；在基础上，进一步根据所述第一计数信号生成第一输出信号，以及根据所述第二计数信号生成第二输出信号；所述控制单元还配置为，根据所述第一输出信号配置所述第二复位信号，以及根据所述第二输出信号配置所述第一复位信号；其中，所述第一复位信号为所述第二复位信号的反相信号；所述第一计数单元以及第二计数单元的模均为N，所述N为自然数。因此，本实施例中的分频方法可以解决相关技术中多模分频器无法在保证连续输出以及任意分频系数的前提下令输出时钟的占空比接近50％的问题，以达到在确保分频器可进行连续输出以及任意分频系数的前提下，使得输出时钟的占空比接近50％。

需要进一步说明的是，上述步骤S202至S206可循环进行。

本实施例中的分频方法的其余可选技术方案以及技术效果均与实施例1中的分频器相对应，故在此不再赘述。

在一可选实施例中，上述分频方法包括：

对时钟输入信号进行2N+2分频，或者，对时钟输入信号进行2N+3分频。

在一可选实施例中，上述步骤S204中，获取时钟输入信号，第二置位信号以及第二复位信号之前，还包括：

获取第一置位信号以及CTRL信号，并根据第一置位信号以及CTRL信号生成第二置位信号。

在一可选实施例中，上述获取第一置位信号以及CTRL信号，并根据第一置位信号以及CTRL信号生成第二置位信号，包括：

获取第一置位信号以及CTRL信号，并对第一置位信号以及CTRL信号进行累加以生成第二置位信号。

在一可选实施例中，上述分频方法还包括：

在CTRL信号指示为“0”的情形下，对时钟输入信号进行2N+2分频；或者，在CTRL信号指示为“1”的情形下，对时钟输入信号进行2N+3分频。

在一可选实施例中，上述步骤S206中，根据第一计数信号生成第一输出信号，以及根据第二计数信号生成第二输出信号，包括：

对第一计数信号进行逻辑处理以生成第一输出信号，以及对第二计数信号进行逻辑处理以生成第二输出信号。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，或者网络设备等)执行本发明各个实施例所述的方法。

实施例3

本实施例提供了一种分频装置，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。图9是根据本发明实施例提供的分频装置的结构框图，如图9所示，本实施例中的分频装置还包括：

第一获取模块302，用于获取时钟输入信号，第一置位信号以及第一复位信号，并通过第一计数单元根据时钟输入信号，第一置位信号以及第一复位信号进行计数，以输出第一计数信号；

第二获取模块304，用于获取时钟输入信号，第二置位信号以及第二复位信号，并通过第二计数单元根据时钟输入信号，第二置位信号以及第二复位信号进行计数，以输出第二计数信号；

输出模块306，用于根据第一计数信号生成第一输出信号，以及根据第二计数信号生成第二输出信号，并根据第一输出信号配置第二复位信号，以及根据第二输出信号配置第一复位信号；

其中，第一复位信号为第二复位信号的反相信号，第一计数单元以及第二计数单元的模均为N，N为自然数。

通过本实施例中的分频装置，由于可获取时钟输入信号，第一置位信号以及第一复位信号，并根据所述时钟输入信号，所述第一置位信号以及所述第一复位信号进行计数，以输出第一计数信号；获取时钟输入信号，第二置位信号以及第二复位信号，并根据所述时钟输入信号，所述第二置位信号以及所述第二复位信号进行计数，以输出第二计数信号；在基础上，进一步根据所述第一计数信号生成第一输出信号，以及根据所述第二计数信号生成第二输出信号；所述控制单元还配置为，根据所述第一输出信号配置所述第二复位信号，以及根据所述第二输出信号配置所述第一复位信号；其中，所述第一复位信号为所述第二复位信号的反相信号；所述第一计数单元以及第二计数单元的模均为N，所述N为自然数。因此，本实施例中的分频装置可以解决相关技术中多模分频器无法在保证连续输出以及任意分频系数的前提下令输出时钟的占空比接近50％的问题，以达到在确保分频器可进行连续输出以及任意分频系数的前提下，使得输出时钟的占空比接近50％。

本实施例中的分频装置的其余可选技术方案以及技术效果均与实施例2中的分频方法相对应，故在此不再赘述。

在一可选实施例中，上述分频装置还包括：

对时钟输入信号进行2N+2分频，或者，对时钟输入信号进行2N+3分频。

在一可选实施例中，上述第二获取模块304中，获取时钟输入信号，第二置位信号以及第二复位信号之前，还包括：

获取第一置位信号以及CTRL信号，并根据第一置位信号以及CTRL信号生成第二置位信号。

在一可选实施例中，上述获取第一置位信号以及CTRL信号，并根据第一置位信号以及CTRL信号生成第二置位信号，包括：

获取第一置位信号以及CTRL信号，并对第一置位信号以及CTRL信号进行累加以生成第二置位信号。

在一可选实施例中，上述分频装置还包括：

在CTRL信号指示为“0”的情形下，对时钟输入信号进行2N+2分频；或者，在CTRL信号指示为“1”的情形下，对时钟输入信号进行2N+3分频。

在一可选实施例中，上述第二获取模块304中，根据第一计数信号生成第一输出信号，以及根据第二计数信号生成第二输出信号，包括：

对第一计数信号进行逻辑处理以生成第一输出信号，以及对第二计数信号进行逻辑处理以生成第二输出信号。

需要说明的是，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。

实施例4

本发明的实施例还提供了一种计算机可读的存储介质，该计算机可读的存储介质中存储有计算机程序，其中，该计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。

可选地，在本实施例中，上述计算机可读的存储介质可以被设置为存储用于执行以下步骤的计算机程序：

S1，获取时钟输入信号，第一置位信号以及第一复位信号，并通过第一计数单元根据时钟输入信号，第一置位信号以及第一复位信号进行计数，以输出第一计数信号；

S2，获取时钟输入信号，第二置位信号以及第二复位信号，并通过第二计数单元根据时钟输入信号，第二置位信号以及第二复位信号进行计数，以输出第二计数信号；

S3，根据第一计数信号生成第一输出信号，以及根据第二计数信号生成第二输出信号，并根据第一输出信号配置第二复位信号，以及根据第二输出信号配置第一复位信号；

其中，第一复位信号为第二复位信号的反相信号，第一计数单元以及第二计数单元的模均为N，N为自然数。

可选地，在本实施例中，上述计算机可读的存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。

实施例5

本发明的实施例还提供了一种电子装置，包括存储器和处理器，该存储器中存储有计算机程序，该处理器被设置为运行计算机程序以执行上述任一项方法实施例中的步骤。

可选地，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

可选地，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：

S1，获取时钟输入信号，第一置位信号以及第一复位信号，并通过第一计数单元根据时钟输入信号，第一置位信号以及第一复位信号进行计数，以输出第一计数信号；

S2，获取时钟输入信号，第二置位信号以及第二复位信号，并通过第二计数单元根据时钟输入信号，第二置位信号以及第二复位信号进行计数，以输出第二计数信号；

S3，根据第一计数信号生成第一输出信号，以及根据第二计数信号生成第二输出信号，并根据第一输出信号配置第二复位信号，以及根据第二输出信号配置第一复位信号；

其中，第一复位信号为第二复位信号的反相信号，第一计数单元以及第二计数单元的模均为N，N为自然数。

可选地，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。