一种多相dds产生线性调频信号装置和方法
阅读说明：本技术 一种多相dds产生线性调频信号装置和方法 (Device and method for generating linear frequency modulation signals through multiphase DDS ) 是由 周兴云 杨徐路 于翔 黄凯旋 王瀚卿 于 2021-07-02 设计创作，主要内容包括：本申请提供了一种多相DDS产生线性调频信号装置,所述装置包括依次连接的：频率累加器模块、相位累加器模块,S组串联设置的相位补偿模块和相位/幅度转换器模块,并串转换模块、数模转换器模块和低通滤波器模块,其中：当S大于2时,多组串联设置的相位补偿模块和相位/幅度转换器模块并联分别与所述相位累加器模块和所述并串转换模块连接。(The application provides a heterogeneous DDS produces chirp signal device, the device is including connecting gradually: frequency accumulator module, phase accumulator module, S group phase compensation module and phase/amplitude converter module that the series connection set up, parallel-to-serial conversion module, digital-to-analog converter module and low pass filter module, wherein: and when S is larger than 2, a plurality of groups of phase compensation modules and phase/amplitude converter modules which are arranged in series are connected in parallel and are respectively connected with the phase accumulator module and the parallel-serial conversion module.)
技术领域
本发明涉及DDS产生线性调频信号
技术领域
，特别涉及一种多相 DDS产生线性调频信号装置和方法。背景技术
随着技术的进步，DDS芯片和DAC芯片的速率越来越快，可以使用 DDS技术产生的信号的频率越来越高，带宽越来越大，而制约的瓶颈往往在FPGA的工作频率以及FPGA与DDS芯片的通信控制速率上面。
对于FPGA，市面上主流的FPGA，其逻辑和相关资源的工作频率最快也就在500MHz左右，若考虑程序设计的复杂性和可靠性要求等，一般程序中逻辑和时序设计最高工作频率在100MHz～200MHz比较合适。
对于DDS芯片，以ADI公司的AD9914为例，它标称的工作频率为 3.5GHz，而工作在这个频率上的部分包括相位累加器，相位/幅度转换器和数模转换器，而它的频率累加器的工作频率只有3.5GHz的1/24，也就是145.83MHz。
考虑到DAC芯片的速率越来越高，但FPGA中逻辑设计的工作频率却很难提高的因素，可以通过在FPGA中实现多个DDS，产生多路低速的数字信号，再通过并串转换器，产生一路高速的数字信号，然后送入数模转换器，最终产生频率高和带宽大的线性调频信号。
在FPGA中实现多个DDS，每个DDS产生S路低速数字信号，再通过一个S:1的并串转换器，将S路低速数字信号转换成1路高速数字信号，数字信号的速率提高了S倍，然后将高速数字信号送入数模转换器，产生需要的模拟信号。
多相DDS产生线性调频信号存在的一个问题是如何补偿多相DDS 产生线性调频信号的相位累加字和单相DDS产生线性调频信号的相位累加字之间的相位差，这个相位差与线性调频信号起始频点f0和线性调频信号调频斜率β有关，且随着时钟周期变化。
本发明的方案便是针对上述问题，提出了一种多相DDS产生线性调频信号装置及其方法，从而解决了多相DDS产生线性调频信号与单相DDS 产生线性调频信号不一致的问题。
发明内容
为了克服现有技术存在的不足，本申请提出了一种多相DDS产生线性调频信号装置，所述装置包括依次连接的：频率累加器模块、相位累加器模块，S组串联设置的相位补偿模块和相位/幅度转换器模块，并串转换模块、数模转换器模块和低通滤波器模块，
其中：当S大于2时，多组串联设置的相位补偿模块和相位/幅度转换器模块并联分别与所述相位累加器模块和所述并串转换模块连接。
在一个可能的实现方式中，所述频率累加器模块的工作时钟频率为 fCLK_L，每个CLK_L时钟周期对位宽为N的调频斜率字dFTW进行一次累加，然后与位宽为N的起始频率字FTW0相加，得到位宽为N的频率控制字FTW；
所述相位累加器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的频率控制字FTW进行一次累加，得到位宽为N的相位累加字 PHA；
所述相位补偿模块的工作时钟频率为fCLK_L，基于设定的计算公式，每个CLK_L时钟周期计算一次位宽为N的相位补偿值OFF_x，并与位宽为N 的相位累加字PHA相加，得到经过相位补偿后，位宽为N的相位累加字PHA_x；
所述相位/幅度转换器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的相位累加字PHA_x进行截位处理，得到位宽为K的相位累加字，然后将该位宽为K的相位累加字作为ROM表的地址进行查表，完成相位到幅度的转换，得到位宽为M且速率为fCLK_L的数字幅度信号 DIG_x；
所述并串转换模块输入端的工作时钟频率为fCLK_L，并串转换模块输出端的工作时钟频率为fCLK_H，fCLK_H的频率是fCLK_L的S倍，其中S为多相 DDS的相数，每个CLK_L时钟周期对S路位宽为M且速率为fCLK_L的数字幅度信号DIG_x进行并串转换，得到一路位宽为M且速率为fCLK_H的高速数字幅度信号H_DIG；
所述数模转换器模块工作时钟频率为fCLK_H，每个CLK_H时钟周期对输入的高速数字幅度信号H_DIG进行数模转换，得到模拟信号ANA；
所述低通滤波器模块，对模拟信号进行低通滤波，得到最终所需的线性调频信号LFM。
在一个可能的实现方式中，所述相位补偿模块，基于设定的计算公式，实时计算出多相DDS产生线性调频信号的相位累加字和单相DDS产生线性调频信号的相位累加字之间的相位差，然后对多相DDS每相的相位累加字进行补偿，使得多相DDS产生的相位累加字单相DDS产生的相位累加字相等，从而实现多相DDS产生的线性调频信号与单相DDS产生的线性调频信号一致。
在一个可能的实现方式中，所述并串转换模块在FPGA芯片和/或DAC 芯片中实现。
另一方面，本申请公开了一种多相DDS产生线性调频信号方法，所述方法包括以下步骤：
步骤1：频率累加器模块，相位累加器模块，相位补偿模块和相位/幅度转换器模块的工作时钟频率为fCLK_L，并串转换器模块输入端的工作时钟频率为fCLK_L，并串转换器模块输出端的工作时钟频率为fCLK_H，数模转换器模块的工作时钟频率为fCLK_H，fCLK_H的频率是fCLK_L的S倍，其中S为多相DDS的相数，如下式所示：
fCLK_H＝fCLK_L×S
步骤2：根据线性调频信号起始频点f0，单位为Hz，数模转换器的转换速率fCLK_H，单位为Hz，计算出位宽为N的起始频率字F0，如下式所示：
步骤3：根据线性调频信号调频斜率β，单位为Hz/s，计算出位宽为N 的调频斜率字dF，如下式所示：
步骤4：根据多相DDS的相数S，计算出多相DDS位宽为N的起始频率字FTW0和位宽为N的调频斜率字dFTW，如下面所示：
FTW0＝F0×S
dFTW＝dF×S
步骤5：频率累加器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的调频斜率字dFTW进行一次累加，然后与位宽为N的起始频率字FTW0相加，得到位宽为N的频率控制字FTW，如下式所示：
步骤6：相位累加器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的频率控制字FTW进行一次累加，得到位宽为N的相位累加字PHA，如下式所示：
步骤7：相位累加字PHA分成S路，分别进入S个相位补偿模块；
步骤8：相位补偿模块的工作时钟频率为fCLK_L，在每个相位补偿模块中，每个CLK_L时钟周期计算一次位宽为N的相位补偿值OFF_x，并对相位累加字PHA与每相的相位补偿字OFF_x进行相加，得到补偿后的相位补偿字PHA_x，如下式所示：
PHA_x[n]＝PHA[n]+OFF_x[n]，其中x＝1～S
步骤9：相位/幅度转换器模块的工作时钟频率为fCLK_L，在每个相位/ 幅度转换器模块中，每个CLK_L时钟周期对位宽为N的相位累加字PHA_x 进行截位处理，得到位宽为K的相位累加字，然后将该位宽为K的相位累加字作为ROM表的地址进行查表，完成相位到幅度的转换，得到位宽为M 且速率为fCLK_L的数字幅度信号DIG_x；
步骤10：并串转换模块输入端的工作时钟频率为fCLK_L，并串转换模块输出端的工作时钟频率为fCLK_H，fCLK_H的频率是fCLK_L的S倍，其中S为多相DDS的相数，每个CLK_L时钟周期对S路位宽为M且速率为fCLK_L的数字幅度信号DIG_x进行并串转换，得到一路位宽为M且速率为fCLK_H的高速数字幅度信号H_DIG；
步骤11：数模转换器模块的工作时钟频率为fCLK_H，每个CLK_H时钟周期对输入的高速数字幅度信号H_DIG进行数模转换，得到模拟信号ANA；
步骤12：模拟信号ANA输入到低通滤波器模块，对模拟信号进行滤波，得到所需的线性调频信号LFM。
在一个可能的实现方式中，所述相位补偿模块，在计算相位补偿字时，包括以下步骤：
步骤A：相位补偿模块的工作时钟频率为fCLK_L，在每一个CLK_L时钟周期中计算出相应的相位补偿字OFF_1～OFF_S，一共有S个相位补偿模块，具体计算公式如下面所示：
OFF_x[n]＝d_x[n]-(S-x)×F0，其中x＝1～S
其中d_x[n]是用来补偿dF在多相DDS产生线性调频信号相对于单相 DDS产生线性调频信号所引入的相位差，(S-x)×F0是用来补偿F0在多相DDS产生线性调频信号相对于单相DDS产生线性调频信号所引入的相位差；
步骤B：d_x[n]的计算公式如下式所示：
d_x[n]＝d_S[n-1]+c_x[n]，其中x＝1～S
其中d_S[n-1]为前一个CLK_L时钟周期，多相DDS第S相用来补偿 dF在多相DDS产生线性调频信号相对于单相DDS产生线性调频信号所引入的相位差，d_S[n-1]的初始值，即n＝1时的值，如下式所示：
d_S[0]＝0
步骤C：c_x[n]的计算公式如下式所示：
c_x[n+1]＝c_x[n]+(x-1)×S×dF，其中x＝1～S
c_x[n]的初始值，即n＝1时的值，如下式所示：
其中x＝1～S。。
通过采用上述技术手段，使其与现有技术相比具有以下有益效果：
1、本发明利用通过加入相位补偿模块，再结合给出的计算公式，实时计算出多相DDS产生线性调频信号的相位累加字和单相DDS产生线性调频信号的相位累加字之间的相位差，然后对多相DDS每相的相位累加字进行补偿，使得多相DDS产生的相位累加字与单相DDS产生的相位累加字相等，从而实现多相DDS产生的线性调频信号与单相DDS产生的线性调频信号一致；
2、本发明给出的计算公式可以实现任意多相DDS产生线性调频信号的相位补偿；
3、本发明由于引入了相位补偿模块，使得本装置只使用一个频率累加器和一个相位累加器，即可完成多相DDS产生线性调频信号的功能，简化了多相DDS产生线性调频信号装置的结构。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一种多相DDS产生线性调频信号装置的原理框图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
本发明通过以下的技术方案实现，一种多相DDS产生线性调频信号装置，其通过加入相位补偿模块，再结合给出的计算公式，实时计算出多相 DDS产生线性调频信号的相位累加字和单相DDS产生线性调频信号的相位累加字之间的相位差，然后对多相DDS每相的相位累加字进行补偿，使得多相DDS产生的相位累加字单相DDS产生的相位累加字相等，从而实现多相DDS产生的线性调频信号与单相DDS产生的线性调频信号一致，该方法可以实现任意多相DDS产生线性调频信号的相位补偿，同时，由于引入了相位补偿模块，使得本装置只使用一个频率累加器和一个相位累加器，即可完成多相DDS产生线性调频信号的功能。包括频率累加器模块、相位累加器模块、相位补偿模块、相位/幅度转换器模块、并串转换模块、数模转换器模块和低通滤波器模块。产生线性调频信号时，频率累加器模块在每个CLK_L时钟周期对位宽为N的调频斜率字dFTW进行一次累加，然后与位宽为N的起始频率字FTW0相加，得到位宽为N的频率控制字FTW；相位累加器模块在每个CLK_L时钟周期对位宽为N的频率控制字FTW进行一次累加，得到位宽为N的相位累加字PHA；相位补偿模块在每个CLK_L 时钟周期计算一次位宽为N的相位补偿值OFF_x，并与位宽为N的相位累加字PHA相加，得到经过相位补偿后，位宽为N的相位累加字PHA_x；相位/幅度转换器模块在每个CLK_L时钟周期对位宽为N的相位累加字 PHA_x进行截位处理，得到位宽为K的相位累加字，然后将该位宽为K的相位累加字作为ROM表的地址进行查表，完成相位到幅度的转换，得到位宽为M的数字幅度信号DIG_x；并串转换模块在每个CLK_L时钟周期对S 路位宽为M且速率为fCLK_L的数字信号DIG_x进行并串转换，得到一路位宽为M且速率为fCLK_H的高速数字信号H_DIG；数模转换器模块在每个 CLK_H时钟周期对输入的高速数字信号H_DIG进行数模转换，得到模拟信号ANA；低通滤波器模块，对模拟信号进行低通滤波，得到最终所需的线性调频信号LFM。
如图1所示，为本发明提供的一种多相DDS产生线性调频信号装置的原理框图，作为本发明提供的一种多相DDS产生线性调频信号装置的原理框图的一个较佳实施例，其包括：
频率累加器模块、相位累加器模块、相位补偿模块、相位/幅度转换器模块、并串转换模块、数模转换器模块和低通滤波器模块
其中：
所述频率累加器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的调频斜率字dFTW进行一次累加，然后与位宽为N的起始频率字FTW0相加，得到位宽为N的频率控制字FTW；
所述相位累加器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的频率控制字FTW进行一次累加，得到位宽为N的相位累加字PHA；
所述相位补偿模块的工作时钟频率为fCLK_L，通过给出的计算公式，每个CLK_L时钟周期计算一次位宽为N的相位补偿值OFF_x，并与位宽为N 的相位累加字PHA相加，得到经过相位补偿后，位宽为N的相位累加字 PHA_x；
所述相位/幅度转换器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的相位累加字PHA_x进行截位处理，得到位宽为K的相位累加字，然后将该位宽为K的相位累加字作为ROM表的地址进行查表，完成相位到幅度的转换，得到位宽为M且速率为fCLK_L的数字幅度信号 DIG_x；
所述并串转换模块输入端的工作时钟频率为fCLK_L，并串转换模块输出端的工作时钟频率为fCLK_H，fCLK_H的频率是fCLK_L的S倍，其中S为多相 DDS的相数，每个CLK_L时钟周期对S路位宽为M且速率为fCLK_L的数字幅度信号DIG_x进行并串转换，得到一路位宽为M且速率为fCLK_H的高速数字幅度信号H_DIG，其中：
其中S:1的并串转换器可以有三种方式实现：
(1)在FPGA中实现，比如FPGA中的OSERDES和ODDR，或者使用高速收发器GTP，GTX或GTZ等；
(2)在DAC芯片中实现，如ADI公司的AD9739的数字信号总线就分为两路，分别是DB0和DB1，在DAC芯片内部，实现这两路数字信号的并串转换；
(3)同时在FPGA和DAC芯片中实现，在FPGA中实现P:1的并串转换，在DAC芯片中实现Q:1的并串转换，总的并串转换系数为(P×Q＝S):1。
所述数模转换器模块工作时钟频率为fCLK_H，每个CLK_H时钟周期对输入的高速数字幅度信号H_DIG进行数模转换，得到模拟信号ANA；
所述低通滤波器模块，对模拟信号进行低通滤波，得到最终所需的线性调频信号LFM。
基于上述实施例提供的多相DDS产生线性调频信号装置，本发明还公开了一种多相DDS产生线性调频信号方法，在产生线性调频信号时，其步骤包括：
步骤1：频率累加器模块，相位累加器模块，相位补偿模块和相位/幅度转换器模块的工作时钟频率为fCLK_L，并串转换器模块输入端的工作时钟频率为fCLK_L，并串转换器模块输出端的工作时钟频率为fCLK_H，数模转换器模块的工作时钟频率为fCLK_H，fCLK_H的频率是fCLK_L的S倍，其中S为多相DDS的相数，如下式所示：
fCLK_H＝fCLK_L×S
步骤2：根据线性调频信号起始频点f0，单位为Hz，数模转换器的转换速率fCLK_H，单位为Hz，计算出位宽为N的起始频率字F0，如下式所示：
步骤3：根据线性调频信号调频斜率β，单位为Hz/s，计算出位宽为N 的调频斜率字dF，如下式所示：
步骤4：根据多相DDS的相数S，计算出多相DDS位宽为N的起始频率字FTW0和位宽为N的调频斜率字dFTW，如下面所示：
FTW0＝F0×S
dFTW＝dF×S
步骤5：频率累加器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的调频斜率字dFTW进行一次累加，然后与位宽为N的起始频率字FTW0相加，得到位宽为N的频率控制字FTW，如下式所示：
步骤6：相位累加器模块的工作时钟频率为fCLK_L，每个CLK_L时钟周期对位宽为N的频率控制字FTW进行一次累加，得到位宽为N的相位累加字PHA，如下式所示：
步骤7：相位累加字PHA分成S路，分别进入S个相位补偿模块；
步骤8：相位补偿模块的工作时钟频率为fCLK_L，在每个相位补偿模块中，每个CLK_L时钟周期计算一次位宽为N的相位补偿值OFF_x，并对相位累加字PHA与每相的相位补偿字OFF_x进行相加，得到补偿后的相位补偿字PHA_x，如下式所示：
PHA_x[n]＝PHA[n]+OFF_x[n]，其中x＝1～S
步骤9：相位/幅度转换器模块的工作时钟频率为fCLK_L，在每个相位/ 幅度转换器模块中，每个CLK_L时钟周期对位宽为N的相位累加字PHA_x 进行截位处理，得到位宽为K的相位累加字，然后将该位宽为K的相位累加字作为ROM表的地址进行查表，完成相位到幅度的转换，得到位宽为M 且速率为fCLK_L的数字幅度信号DIG_x；
步骤10：并串转换模块输入端的工作时钟频率为fCLK_L，并串转换模块输出端的工作时钟频率为fCLK_H，fCLK_H的频率是fCLK_L的S倍，其中S为多相DDS的相数，每个CLK_L时钟周期对S路位宽为M且速率为fCLK_L的数字幅度信号DIG_x进行并串转换，得到一路位宽为M且速率为fCLK_H的高速数字幅度信号H_DIG；
步骤11：数模转换器模块的工作时钟频率为fCLK_H，每个CLK_H时钟周期对输入的高速数字幅度信号H_DIG进行数模转换，得到模拟信号ANA；
步骤12：模拟信号ANA输入到低通滤波器模块，对模拟信号进行滤波，得到所需的线性调频信号LFM。
在上述实施例提供的方法中，相位补偿模块在计算相位补偿字时，其步骤包括：
步骤A：相位补偿模块的工作时钟频率为fCLK_L，在每一个CLK_L时钟周期中计算出相应的相位补偿字OFF_1～OFF_S，一共有S个相位补偿模块，具体计算公式如下面所示：
OFF_x[n]＝d_x[n]-(S-x)×F0，其中x＝1～S
其中d_x[n]是用来补偿dF在多相DDS产生线性调频信号相对于单相 DDS产生线性调频信号所引入的相位差，(S-x)×F0是用来补偿F0在多相DDS产生线性调频信号相对于单相DDS产生线性调频信号所引入的相位差；
步骤B：d_x[n]的计算公式如下式所示：
d_x[n]＝d_S[n-1]+c_x[n]，其中x＝1～S
其中d_S[n-1]为前一个CLK_L时钟周期，多相DDS第S相用来补偿 dF在多相DDS产生线性调频信号相对于单相DDS产生线性调频信号所引入的相位差，d_S[n-1]的初始值，即n＝1时的值，如下式所示：
d_S[0]＝0
步骤C：c_x[n]的计算公式如下式所示：
c_x[n+1]＝c_x[n]+(x-1)×S×dF，其中x＝1～S
c_x[n]的初始值，即n＝1时的值，如下式所示：
其中x＝1～S。
本文中应用了具体个例对发明构思进行了详细阐述，以上实施例的说明只是用于帮助理解本发明的核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离该发明构思的前提下，所做的任何显而易见的修改、等同替换或其他改进，均应包含在本发明的保护范围之内。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性地，本申请的真正范围和精神由上述的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。
应当理解的是，在本文中提及的“多个”是指两个或两个以上。“和/ 或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/ 或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
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