具体实施方式

下面将结合本发明的附图，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明一种适用于三电平有源中点箝位(ANPC)功率电路拓扑的PWM调制信号实现方法，基于DSP+FPGA的典型体系结构，DSP产生每相两路PWM调制信号发送至FPGA；FPGA接收DSP发送的PWM信号并生成每相六路具备四象限运行能力、功率器件损耗均衡、具备有源箝位功能的三电平ANPC拓扑调制信号；此外，FPGA对不同功率器件调制信号的上升沿下降沿叠加时长可分别配置的死区。

所述DSP产生的每相两路PWM调制信号，包括但不限于同相层叠、反相层叠PWM调制方式产生的PWM信号。通过本发明所述的调制信号产生方法，可应用于NPC、TNPC、ANPC拓扑的PWM调制。

如图2所示，一种三电平拓扑ANPC，包括两个电容和多个功率器件；两个串联的两个电容串联设置在直流侧；功率器件包括开关管及其反并联二极管；

串联的两个电容(C1、C2)，与两个电容两端存在连接关系的四个开关管(开关管G1、开关管G2、开关管G3、开关管G4)及其反并联二极管(二极管D1、二极管D2、二极管D3、二极管D4)，与两个电容(C1、C2)中点存在连接关系的两个开关管(开关管G5、开关管G6)及其反并联二极管(二极管D5、二极管D6)；

其中，第一功率器件、第二功率器件、第三功率器件和第四功率器件依次串联，第一功率器件与第一电容正极端连接，第四功率器件与第二电容负极端连接；

第五功率器件和第六功率器件并联，第五功率器件和第六功率器件的中点连接两个电容中点，第五功率器件和第六功率器件分别连接第一功率器件和第二功率器件的中点、第三功率器件和第四功率器件的中点；

第二功率器件和第三功率器件中点连接输出点AC端。

上述技术方案中，由DSP产生并发送至FPGA的每相两路同相层叠PWM调制信号，FPGA接收到以后先以窄脉冲滤波的方式进行一次时长为1个死区时间的信号延迟，原始信号与延迟信号分别用于后续的状态机控制，实现输出高/低电平时开关管G1/开关管G4调制信号上升沿、下降沿滞后原始信号时间的均衡。

上述技术方案中，由DSP产生并发送至FPGA的每相两路同相层叠PWM调制信号，FPGA不直接用其产生六路调制信号，而是用两路信号的电平状态，控制输出正、负、零电平的状态机，间接控制输出调制信号。两路PWM调制信号A、B为1、1时跳转至输出正电平状态机；调制信号A、B为0、0时跳转至输出负电平状态机；调制信号A、B的延迟信号为0、1时跳转至输出零电平状态机；调制信号A、B为1、0时为非正常状态，进行复位封波。此外为保证可靠性，输出正电平、输出负电平或故障封波等状态切换时必须经由零电平状态过渡。

上述技术方案中，FPGA产生的每相六路调制信号，经由FPGA程序状态机切换控制产生，状态机切换过程中会有中间态进行过渡，通过计时器控制中间态的维持时间，在中间态为输出调制信号的上升沿、下降沿叠加死区，开关管G1/开关管G4、开关管G2/开关管G3两组信号的上升沿、下降沿死区时间可分别进行配置。

上述技术方案中，具备四象限运行能力及功率器件损耗均衡是通过零电平换流状态时，FPGA控制调制信号输出，首先使开关管G5/开关管G6先开通先进行短路径换流，然后开关管G2/开关管G3后开通稳态维持两条换流路径，从而保证在四象限运行时，功率器件损耗得到均衡。

上述技术方案中，有源箝位功能是通过输出正/负电平时FPGA控制开关管G5/开关管G6调制信号适时导通，对承压管进行均压箝位实现的。

以下结合具体实施例对本发明进行详细说明，下述均以一相为例进行说明。

实施例

根据图3所示，本发明述及DSP产生的每相两路PWM调制信号，采用的一种方式为图中所示的同相层叠PWM调制。经由DSP闭环控制产生的调制波，其正半周、负半周分别与两同相载波进行比较调制，产生每相两路PWM调制信号A、B，信号发送至FPGA控制输出正、负、零电平的状态机。FPGA检测A、B为1、1时跳转至输出正电平状态机；调制信号A、B为0、0时跳转至输出负电平状态机；调制信号A、B的延迟信号为0、1时跳转至输出零电平状态机；调制信号A、B为1、0时为非正常状态，进行复位封波。

根据图4所示，FPGA由DSP获取到每相两路PWM调制信号，对信号延迟时间T，得到信号EPWMIN_SG；无延迟的信号记为EPWMIN_SG0。两组信号送入输出PWM调制信号控制状态机，用于状态机切换的判断。具体状态机运行逻辑如图5所示，下面对其进行说明。

根据图5所示，零电平状态开关管G2、开关管G3、开关管G5、开关管G6导通，提供两条续流路径，均衡各功率器件的通态损耗；当检测到无延迟信号EPWMIN_SG0中A＝1,B＝1时，依次执行中间态输出对应信号：正电平短路径续流、开关管G1开通/关断死区、开关管G6箝位开通/关断死区，最后进入正电平输出状态，每个中间态的输出时间由图中各自的死区时间决定；当检测到无延迟信号EPWMIN_SG0中A＝0,B＝0时，依次执行中间态输出对应信号：负电平短路径续流、开关管G4开通/关断死区、开关管G5箝位开通/关断死区，最后进入负电平输出状态，每个中间态的输出时间同样由图中各自的死区时间决定。零电平状态发生停机等严重故障时，关断所有输出信号，进行封波处理。

根据图6所示，正电平输出状态在检测到延迟信号EPWMIN_SG中A≠1,B≠1时，依次执行中间态输出对应信号：开关管G6箝位开通/关断死区、开关管G1开通/关断死区、正电平短路径续流，最后进入零电平输出状态，每个中间态的输出时间由图中各自的死区时间决定；负电平输出状态在检测到延迟信号EPWMIN_SG中A≠0,B≠0时，依次执行中间态输出对应信号：开关管G5箝位开通/关断死区、开关管G4开通/关断死区、负电平短路径续流，最后进入零电平输出状态，每个中间态的输出时间同样由图中各自的死区时间决定；输出正/负电平发生停机故障时，关断开关管G1/开关管G4、开关管G5/开关管G6，然后再关断开关管G2/开关管G3，进行封波处理。

根据图7所示，依照图3～图6的PWM调制信号发生、处理、状态机输出，将得到图7所示的每相六路PWM调制信号，将该信号用于三电平ANPC拓扑功率器件的驱动，即可实现本发明所述的有益效果。

综上所述，本发明该实现方法基于DSP+FPGA的典型体系结构，DSP的主要功能是三相闭环控制、产生每相两路PWM调制信号并发送给FPGA；FPGA的主要功能是接收DSP发送的每相两路PWM信号并生成每相六路可用于四象限运行的调制信号，以及给调制信号灵活加死区。所述PWM调制信号实现方法相较于目前应用的其他方法，保留了DSP+FPGA典型架构的优势，DSP芯片程序无需修改，产生的PWM信号可用于NPC、TNPC、ANPC拓扑功率电路的驱动，异常故障封波时无功率器件过压风险。该实现方法的FPGA部分输出调制信号使ANPC三电平功率电路具备四象限运行能力，其功率器件的损耗在不同功率因数下都能够被很好地均衡，输出正/负电平时的承压功率器件能被可靠均压箝位，可以针对不同功率器件的上升沿、下降沿分别加不同时长的死区，易于优化死区效应。该方法具有架构简单、方案灵活、运行可靠稳定，便于移植的特点。

以上披露的所有文章和参考资料，包括专利申请和出版物，出于各种目的通过援引结合于此。描述组合的术语“基本由…构成”应该包括所确定的元件、成分、部件或步骤以及实质上没有影响该组合的基本新颖特征的其他元件、成分、部件或步骤。使用术语“包含”或“包括”来描述这里的元件、成分、部件或步骤的组合也想到了基本由这些元件、成分、部件或步骤构成的实施方式。这里通过使用术语“可以”，旨在说明“可以”包括的所描述的任何属性都是可选的。

多个元件、成分、部件或步骤能够由单个集成元件、成分、部件或步骤来提供。另选地，单个集成元件、成分、部件或步骤可以被分成分离的多个元件、成分、部件或步骤。用来描述元件、成分、部件或步骤的公开“一”或“一个”并不说为了排除其他的元件、成分、部件或步骤。

应该理解，以上描述是为了进行图示说明而不是为了进行限制。通过阅读上述描述，在所提供的示例之外的许多实施例和许多应用对本领域技术人员来说都将是显而易见的。因此，本教导的范围不应该参照上述描述来确定，而是应该参照前述权利要求以及这些权利要求所拥有的等价物的全部范围来确定。出于全面之目的，所有文章和参考包括专利申请和公告的公开都通过参考结合在本文中。在前述权利要求中省略这里公开的主题的任何方面并不是为了放弃该主体内容，也不应该认为申请人没有将该主题考虑为所公开的发明主题的一部分。