利用宽频率采集的亚采样锁相环路(sspll)
阅读说明：本技术 利用宽频率采集的亚采样锁相环路(sspll) (Sub-sampling phase-locked loop (SSPLL) with wide frequency acquisition ) 是由 S·昆杜 S·佩勒拉诺 A·阿格拉沃尔 于 2019-07-24 设计创作，主要内容包括：本发明公开了一种具有锁频环路(FLL)和锁相环路(PLL)的亚采样器锁相环路(SSPLL)系统。该FLL被配置为检测锁相环路(PLL)输出信号和参考频率之间的频率变化,在检测到该频率变化时自动生成脉冲校正信号,并且将该脉冲校正信号施加到电压控制振荡器(VCO)控制电压。该PLL被配置为基于该VCO控制电压生成该PLL输出信号。(A sub-sampler phase-locked loop (SSPLL) system having a frequency-locked loop (FLL) and a phase-locked loop (PLL) is disclosed. The FLL is configured to detect a frequency change between a phase-locked loop (PLL) output signal and a reference frequency, automatically generate a pulse correction signal upon detecting the frequency change, and apply the pulse correction signal to a Voltage Controlled Oscillator (VCO) control voltage. The PLL is configured to generate the PLL output signal based on the VCO control voltage.)
具体实施方式
现在将参考附图描述本公开，其中贯穿全文、相似的附图标号用于指代相似的元素，并且其中所示出的结构和设备不必按比例绘制。在不同的附图中可使用相同的附图标号来识别相同或相似的元件。在以下描述中，出于说明而非限制的目的，阐述了具体细节，诸如特定结构、架构、接口、技术等，以便提供对各个实施方案的各个方面的透彻理解。然而，对于受益于本公开的本领域技术人员显而易见的是，可以在背离这些具体细节的其他示例中实践各个实施方案的各个方面。在某些情况下，省略了对熟知的设备、电路和方法的描述，以便不会因不必要的细节而使对各种实施方案的描述模糊。本文的实施方案可涉及RAN1和5G。
如本文所用，术语“部件”、“系统”、“接口”等旨在指代与计算机有关的实体、硬件、软件(例如，在执行中)和/或固件。例如，部件可以是处理器、在处理器上运行的过程、控制器、对象、可执行程序、存储设备和/或具有处理设备的计算机。以举例的方式，在服务器上运行的应用程序和服务器也可以是部件。一个或多个部件可以驻留在一个进程中，并且部件可以位于一台计算机上和/或分布在两个或多个计算机之间。本文可描述元素集合或其他部件集合，其中术语“集合”可以解释为“一个或多个”。
此外，这些部件可以从其上存储有各种数据结构的各种计算机可读存储介质处执行，诸如利用模块，例如。部件可诸如根据具有一个或多个数据分组的信号经由本地和/或远程进程进行通信(例如，来自一个部件的数据与本地系统、分布式系统和/或整个网络中的另一个部件相互作用，诸如互联网、局域网、广域网或经由信号与其他系统的类似网络)。
又如，部件可以是具有特定功能的装置，该特定功能由通过电气或电子电路操作的机械部件提供，其中电气或电子电路可以通过由一个或多个处理器执行的软件应用程序或固件应用程序来操作。一个或多个处理器可以在装置内部或外部，并且可以执行软件或固件应用程序的至少一部分。再如，部件可以是通过电子部件提供特定功能而无需机械部件的装置；电子部件可以在其中包括一个或多个处理器，以执行至少部分赋予电子部件功能的软件和/或固件。
“示例性”一词的使用旨在以具体方式呈现概念。如在本申请中使用的，术语“或”旨在表示包括性的“或”而不是排他性的“或”。也就是说，除非另有说明或从上下文可以清楚看出，否则“X采用A或B”旨在表示任何自然的包含性排列。也就是说，如果X采用A；X采用B；或者X采用A和B两者，则在任何前述情况下都满足“X采用A或B”。另外，在本申请和所附权利要求书中使用的冠词“一”和“一个”通常应被解释为表示“一个或多个”，除非另有说明或从上下文中清楚地是指向单数形式。此外，就在具体实施方式和权利要求中使用术语“包括有”、“包括”、“具有”、“有”、“带有”或其变体的程度而言，此类术语旨在以类似于术语“包含”的方式包括在内。
如本文所用，术语“电路”可指以下项、可以是以下项的一部分或可包括以下项：执行一个或多个软件或固件程序、组合逻辑电路和/或提供所述的功能的其他合适的硬件部件的专用集成电路(ASIC)、电子电路、处理器(共享、专用或组)和/或存储器(共享、专用或组)。在一些实施方案中，电路可实现在一个或多个软件或固件模块中，或与该电路相关联的功能可由一个或多个软件或固件模块来实现。在一些实施方案中，电路可包括逻辑部件，该逻辑部件可至少部分地在硬件中操作。
毫米波频谱(通常>30千兆赫(GHz))中的无线通信通常需要非常低噪声的片上锁相环路(PLL)。然而，应当理解，由于低谐振电路品质因数，此类高频下的噪声抑制会显著增加PLL功率消耗。此外，反馈路径中的分频器必须在电压控制振荡器(VCO)的mmWave频率下操作，并且可显著增加总体LO功率消耗。因此，利用了可显著抑制PLL的带内相位噪声的亚采样技术，并且同时不需要反馈路径中的分频器，从而减少总体功率消耗。
然而，由于亚采样相位检测器的正弦特性(输入相位误差相对于输出电压)，因此亚采样PLL(SSPLL)的频率采集范围通常有限。因此，如果输入频率误差太大，SSPLL不能进行锁定。因此，通常需要附加的频率跟踪环路，从而重新引入对高频且高能耗时钟分频器的需要。
本发明公开了利用由亚采样相位检测器提供的低频混叠信号来实现锁频环路的实施方案。因此，宽带频率跟踪电路是在没有专用分频器的情况下实现的。这允许SSPLL跨相位/频率误差操作，而不使用高频时钟分频器并且不会产生高功率消耗。
图1示出了根据一个方面的用户设备100。在一些方面，用户设备100在一些方面可为移动设备并且包括应用处理器105、基带处理器110(也称为基带模块)、无线电前端模块(RFEM)115、存储器120、连接模块125、近场通信(NFC)控制器130、音频驱动器135、相机驱动器140、触摸屏145、显示驱动器150、传感器155、可移除存储器160、电源管理集成电路(PMIC)165和智能电池170。
在一些方面，应用处理器105可包括例如一个或多个CPU内核和以下中的一者或多者：高速缓存存储器、低压差稳压器(LDO)、中断控制器、串行接口诸如串行外围接口(SPI)、内部集成电路(I2C)或通用可编程串行接口模块、实时时钟(RTC)、包括间隔计时器和看门狗计时器的定时器-计数器、通用输入/输出(I/O)、存储卡控制器诸如安全数字/多媒体卡(SD/MMC)或类似产品、通用串行总线(USB)接口、移动产业处理器接口(MIPI)接口和联合测试访问组(JTAG)测试访问端口。
在一些方面，基带模块110可被实现为例如焊入式衬底，其包括一个或多个集成电路、焊接到主电路板的单个封装集成电路和/或包含两个或更多个集成电路的多芯片模块。
图2示出了根据一个方面的基站或基础设施装备无线电头200。基站无线电头200可包括应用处理器205、基带模块210、一个或多个无线电前端模块215、存储器220、电源管理电路225、电源三通电路230、网络控制器235、网络接口连接器240、卫星导航接收器模块245和用户界面250中的一者或多者。
在一些方面，应用处理器205可包括一个或多个CPU内核，以及高速缓存存储器、低输出电压调节器(LDO)、中断控制器、串行接口诸如SPI、I2C或通用可编程串行接口模块、实时时钟(RTC)、包括间隔计时器和监视计时器的计时器、通用I/O、存储卡控制器诸如SD/MMC或类似产品、USB接口、MIPI接口和联合测试访问组(JTAG)测试访问端口中的一者或多者。
在一些方面，基带处理器210可被实现为例如焊入式衬底，该焊入式衬底包括一个或多个集成电路、焊接到主电路板的单个封装集成电路和/或包含两个或更多个集成电路的多芯片模块。
在一些方面，存储器220可包括以下中的一者或多者：易失性存储器，其包括动态随机存取存储器(DRAM)和/或同步动态随机存取存储器(SDRAM)；和非易失性存储器(NVM)，其包括高速电可擦存储器(通常称为“闪存存储器”)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和/或三维交叉点存储器。存储器220可被实现为以下中的一者或多者：焊入式封装集成电路、套接式存储器模块和插入式存储卡。
在一些方面，电源管理集成电路225可包括稳压器、电涌保护器、电源警报检测电路以及一个或多个备用电源诸如电池或电容器中的一者或多者。电源警报检测电路可检测掉电(欠压)和电涌(过压)状况中的一者或多者。
在一些方面，电源三通电路230可提供从网络电缆汲取的电力，以使用单根电缆来为基站无线电头200提供电源和数据连通性两者。
在一些方面，网络控制器235可使用标准网络接口协议诸如以太网来提供网络连通性。网络连通性可通过物理连接来提供，物理连接为电连接(通常称为铜互连)、光学连接或无线连接中的一者。
在一些方面，卫星导航接收器模块245可包括用于接收和解码由一个或多个导航卫星星座传输的信号的电路，该一个或多个导航卫星星座诸如为全球定位系统(GPS)、全球导航系统(GLONASS)、伽利略和/或北斗。接收器245可向应用处理器205提供数据，该数据可包括位置数据或时间数据中的一者或多者。应用处理器205可使用时间数据来与其他无线电基站同步操作。
在一些方面，用户界面250可包括物理按钮或虚拟按钮中的一者或多者诸如复位按钮、一个或多个指示器诸如发光二极管(LED)，以及显示屏。
图3A和图3B示出了无线电前端模块的各方面。
图3A示出了无线电前端模块300的一个方面，该无线电前端模块结合了毫米波无线电前端模块(RFEM)305和一个或多个子毫米波射频集成电路(RFIC)315。在该方面，该一个或多个子毫米波RFIC 315可与毫米波RFEM 305物理地分开。RFIC 315可包括到一个或多个天线320的连接。RFEM 305可连接到多个天线310。
图3B示出了无线电前端模块325的另选方面。在该方面，毫米波和子毫米波无线电功能均可在同一物理无线电前端模块330中实现。RFEM330可结合毫米波天线335和子毫米波天线340两者。
图4A示出了根据一些方面的示例性毫米波通信电路400。另选地，电路400根据功能进行分组。此处示出400中所示的部件是为了进行示意性的说明，并且可包括图4A中未示出的其他部件。
毫米波通信电路400可包括协议处理电路405，其可实现介质访问控制(MAC)、无线电链路控制(RLC)、分组数据会聚协议(PDCP)、无线电资源控制(RRC)和非接入层(NAS)功能中的一者或多者。协议处理电路405可包括用于执行指令的一个或多个处理内核(未示出)以及用于存储程序和数据信息的一个或多个存储器结构(未示出)。
毫米波通信电路400还可包括数字基带电路410，该数字基带电路可实现物理层(PHY)功能，这些功能可包括以下中的一者或多者：混合自动重传请求(HARQ)功能；加扰和/或解扰；编码和/或解码；层映射和/或解映射；调制符号映射；接收符号和/或位度量确定；多天线端口预编码和/或解码，该多天线端口预编码和/或解码可包括空时、空频或空间编码中的一者或多者；参考信号生成和/或检测；前导序列生成和/或解码；同步序列生成和/或检测；控制信道信号盲解码以及其它相关功能。
毫米波(mmWave)通信电路400还可包括发射电路415、接收电路420和/或天线阵列电路430。
毫米波通信电路400还可包括射频(RF)电路425。在本发明的一个方面，RF电路425可包括用于一个或多个发射或接收功能的多个并行RF链，每一者连接到天线阵列430中的一个或多个天线。
在本公开的一个方面，协议处理电路405可包括控制电路(未示出)的一个或多个实例，以为数字基带电路410、发射电路415、接收电路420和/或射频电路425中的一者或多者提供控制功能。
图4B和图4C在一些方面示出了图4A中的发射电路415的示例。
图4B所示的示例性发射电路415可包括数模转换器(DAC)440、模拟基带电路445、上变频电路450和/或滤波和放大电路455中的一者或多者。在另一方面，4C示出了包括数字发射电路465和输出电路470的示例性发射电路415。
图4D示出了根据一些方面的图4A中的示例性射频电路电路425。
射频电路425可包括无线电链路电路472的一个或多个实例，其在一些方面可包括一个或多个滤波器、功率放大器、低噪声放大器、可编程移相器和电源(未示出)。
在一些方面，射频电路425可包括功率合成和分配电路474。在一些方面，功率组合和分配电路474可双向工作，使得相同的物理电路可被配置为当设备正在发射时作为功率分配器工作，并且当设备正在接收时作为功率组合器工作。在一些方面，功率合成和分配电路474可包括一个或多个完全或部分独立的电路以在设备正在传输时执行功率分配，并且在设备正在接收时执行功率合成。在一些方面，功率合成和分配电路474可包括无源电路，该无源电路包括布置成树型的一个或多个双向功率分配器/合成器。在一些方面，功率合成和分配电路474可包括含有放大器电路的有源电路。
在一些方面，射频电路425可经由一个或多个射频链路接口476或组合的射频链路接口478连接到图4A中的发射电路415和接收电路420。
发射电路415和/或接收电路520可包括PLL或SSPLL。例如，发射电路415可包括用于上变频的SSPLL，并且接收电路420可包括用于下变频的SSPLL。
在一些方面，一个或多个无线电链路接口476可为一个或多个接收信号或发射信号提供一个或多个接口，每个接口与可包括一个或多个天线的单个天线结构相关联。
在一些方面，组合的无线电链路接口478可为一个或多个接收信号或发射信号提供单个接口，每个接口与包括一个或多个天线的一组天线结构相关联。
图4E示出了根据一些方面的图4A中的示例性接收电路420。接收电路420可包括并行接收电路482中的一者或多者和/或组合接收电路484中的一者或多者。
在一些方面，一个或多个并行接收电路482和一个或多个组合接收电路484可包括一个或多个中频(IF)下变频电路486、IF处理电路488、基带下变频电路490、基带处理电路492和模数转换器(ADC)电路494。
图5是示出根据一些实施方案和/或方面的用于亚采样锁相环路(SSPLL)系统500的布置的示意图。系统500包括有利于宽频率采集(包括mmWave频率)同时减少功率消耗的锁频环路(FLL)。mmWave频率通常包括大于约30GHz的频率，并且可包括28GHz、38GHz、70GHz至85GHz、90GHz至95GHz等频率。
提供系统500作为简化示意图是为了进行示意性的说明，并且该系统可在基带模块或基带电路(诸如，上述的基带模块110或210)中实现。
系统500包括PLL 502和FLL 504。系统500的一般操作如下所述。PLL 502根据参考频率f参考生成输出频率fVCO。PLL 502向FLL 504提供频率误差信号f混叠。FLL基于频率误差信号生成频率误差校正信号I混叠。系统500可被配置为对差分信号进行操作。
在锁相状态下的稳态期间，FLL 504在存在频率误差(f混叠>0)时自动激活，并且在不存在频率误差(f混叠＝0)时去激活。
PLL 502包括基于亚采样器的相位检测器508、增益电路512、模拟滤波器516(也被称为逻辑或电路)和电压控制振荡器514。
亚采样器508接收参考频率(f参考)和VCO频率(fVCO)并且基于其输入生成混叠频率(f混叠)。在亚采样器的输出端处提供混叠频率。PLL增益电路512基于混叠频率f混叠和参考频率f参考生成相位差电流IΔф。位于增益电路512和VCO 514之间的求和电路将相位差电流IΔф与频率校正电流I混叠组合以生成调谐控制信号或调谐电压V控制。
模拟滤波器电路516生成调谐电压V控制。在一个示例中，电路516包括具有电阻器和第一电容器的第一并联路径和具有电容器的第二并联路径。可选择电路516的部件的值以减少调谐电压V控制上的噪声等。应当理解，可利用其他合适的滤波器电路等来代替滤波器/电路516。
VCO 514基于调谐电压V控制生成频率输出信号fVCO。在该示例中，由于相位差电流IΔф和频率校正电流I混叠，调谐电压V控制可被锁相和锁频。因此，输出信号fVCO在系统500中未使用分频器的情况下被锁相和锁频。
FLL 504包括混叠频率检测器506和FLL增益电路510(Gmf)。频率检测器506接收混叠频率(或频率误差)并且生成脉冲电流信号I混叠，也被称为频率校正信号。I混叠的平均值与频率误差f混叠成比例。
如果VCO频率为fVCO并且参考频率为f参考，则亚采样器输出端处的混叠频率为f混叠＝|fVCO–Nf参考|。值N基于在系统500启动时VCO 514的自由运行频率。在一个示例中，自由运行频率可被粗略地校准一次，然后存储在芯片上。
N的一些合适的示例为10、5等。
频率检测器506可包括可用于测量的f混叠的计数器(未示出)。由频率检测器506进行的测量被提供给增益电路510。频率检测器506还可包括被配置为确定校正信号的方向的极性检测器。将在下文提供合适的极性检测器的示例。
FLL 504生成电流脉冲(I混叠)形式的频率校正信号。将校正信号注入环路滤波器/电路516中，该环路滤波器/电路调整VCO频率，使得f混叠在稳态下为零。
计数器和扩展后的频率检测器506具有低功率消耗，这是因为f混叠通常远小于fVCO并且最大为等于f参考/2。例如，fvco＝24GHz，f参考＝2.4GHz，并且N＝10，导致最大f混叠为1.2GHz。该频率是在fvco下运行的典型FLL分频器的频率的1/20。
如上所述，增益电路510基于由频率检测器506提供的测量生成频率校正信号(I混叠)。FLL的输出处生成的平均电流I混叠与f混叠成比例。因此，大频率误差f混叠生成高频校正信号I混叠，这有效地增加FLL环路增益以更快地稳定下来。另一方面，当f混叠非常小时，FLL环路增益非常小，并且当VCO频率被锁定(f混叠＝0)时，FLL环路增益最终变为零。因此，FLL在稳态状态下不会产生噪声或另外的功率消耗。因此，在锁相状态或稳态期间，VCO调谐电压(V控制)仅由参考信号和VCO信号之间的相位差(Δф)(被示出为IΔф)控制。
FLL 504的增益在518处示出为FLL增益。应当理解，增益随着混叠频率f混叠的增大而增大。
一些示例性信号在520处示出。fVCO为PLL 502的输出信号。f参考为输入到PLL 502的参考信号。f混叠为提供给FLL 504的频率误差信号。I混叠是由FLL 504生成的频率校正。频率校正(I混叠)信号被示出为具有当频率误差f混叠增大至大于零时开始的脉冲。I混叠的脉冲具有相对短的持续时间，诸如在一个示例中小于波长的持续时间。
因此，系统500生成输出信号/频率fVCO，该输出信号/频率可在不需要分频器的情况下被锁相和锁频。需注意，分频器通常消耗大约与VCO一样多的功率。因此，系统中无分频器减少了功率消耗。
另外，FLL 504仅当在混叠频率信号f混叠中检测到频率误差时才自动激活或打开。因此，FLL 504可通过仅在存在频率误差时打开或激活来减少功率消耗。当测量或检测到的频率误差为零时，FLL 504被关闭或去激活。每当测量或检测到频率误差时，FLL 504操作或激活。
另外，与其他方法不同，该方法不存在不同的环路，诸如其中发生锁频并且然后发生锁相的环路，这可引入不稳定性。系统500使用的方法减轻了FLL 504结合PLL 502工作时的不稳定性。
系统500有利于将SSPLL用于mmWave频率合成，而不需要FLL环路的高频时钟分频器。这降低了功率消耗和复杂性，尤其是在mmWave范围内。
另外，系统500不需要频率检测器，这减小了VCO的负载电容，并且可改善VCO调谐范围而不会产生另外的功率消耗。这有利于用同一合成器覆盖若干无线频带，从而减小所使用的硅面积并降低成本。
一旦获得锁相状态，FLL就自动去激活，并且如果VCO频率中存在漂移，则FLL自动激活。该自动操作简化了具体实施，而不影响PLL操作并且减小了意外的频率误差。
图6是示出根据一些实施方案和/或方面的用于与亚采样锁相环路(SSPLL)系统一起使用的锁频环路(FLL)600的布置的示意图。FLL600有利于宽频率采集(包括mmWave频率)，同时减少功率消耗。
提供FLL 600作为简化示意图是为了进行示意性的说明，并且该FLL可在基带模块或基带电路(诸如，上述的基带模块110或210)中实现。
FLL 600包括混叠频率检测器506和增益电路510。例如，FLL 600可用作系统500中的FLL 504。
混叠频率检测器506包括比较器616、脉冲生成器614和极性检测器612。
SSPLL的亚采样相位检测器基于参考频率和VCO输出信号进行采样并且生成亚采样信号。亚采样信号的示例在图6中被示出为“A”。
比较器616基于亚采样信号生成轨对轨信号。轨对轨信号被生成为具有峰值和最小值/低值。所生成的轨对轨信号的示例在图6中被示出为“B”。
脉冲生成器614基于轨对轨信号生成具有脉冲固定持续时间的脉冲信号。脉冲在亚采样信号的上升沿处开始。脉冲信号的示例在图6中被示出为“C”。
脉冲信号的每个脉冲激活增益电路510(也被称为Gm单元)以将固定量的电荷注入环路滤波器/逻辑电路516中。该注入的电荷增大或减小调谐电压V控制，以便实现锁频。然而，f混叠不具有频率极性信息，即fVCO是高于还是低于Nf参考。
极性信息通常用于在正确或适当的方向上调谐V控制。极性检测器612基于由比较器616提供的轨对轨信号来检测并且生成极性信号。
极性检测器612包括计数器618、一个或多个D触发器(DFF)620、数字减法器622和符号电路624。在一个示例中，计数器618是8位计数器。FLL 600和检测器以猜测的符号开始操作并且观察f混叠的变化。f混叠逐渐减小意味着将I混叠的正确极性注入了环路滤波器/逻辑516中。
计数器618对给定f混叠周期中的参考周期进行计数。因此，计数器618生成与f参考/f混叠成比例的计数值。通过减去两个连续周期中的计数器输出来观察f混叠的变化。这些值可存储在DFF中，如图所示。数字减法器622基于DFF 620中所存储的计数值来确定f混叠是增大还是减小，并且如果f混叠已减小则保持极性，或者如果f混叠已增大则改变/反转极性。在该示例中，使用了两个连续周期中的计数器值。数字减法器622的输出被提供给设置极性符号的符号电路。将极性符号提供给增益电路以设置频率调整I混叠的方向。应当理解，可设想其他合适的极性检测器和/或具体实施，诸如下文所述的极性检测器1112。
图7是示出根据一些实施方案的用于SSPLL的示例性信号的曲线图。提供信号是为了进行示意性的说明，并且应当理解，可设想并存在根据本发明的其他信号和变型形式。
该图示出了宽频率采集SSPLL(诸如上述系统500)的晶体管级模拟结果。
该曲线图示出了沿x轴增加的时间和沿y轴增加的频率或电压(如图所示)。该曲线图示出了具有锁频部分和锁相部分的SSPLL的操作。
701处的第一信号为由亚采样器生成的亚采样器信号。亚采样器信号701为差分输出，该差分输出由脉冲生成器转换成脉冲，如上所述。信号701在锁频部分期间初始非常快速地切换，但在锁频部分结束时切换速度减慢。在锁相部分中，信号701的值稳定下来，如图所示。
第二信号702为由极性检测器输出的极性检测器信号。脉冲信号703被示出为具有极性检测器信号702。
第三信号704为VCO调谐电压。该第三信号还由于大的频率误差而初始快速地改变，并且最终在锁相之后稳定下来。
第四信号705为VCO频率或SSPLL输出信号。这里可以看出，信号705一直改变，直到达到锁相部分中的时间点。可以看出，极性检测器信号702在短时间段之后切换或反转极性，然后在剩余的持续时间内保持该极性。极性检测器信号702初始被设置为0，这将负I混叠注入到环路滤波器以减小V控制704。然而，该校正信号导致f混叠逐渐增大，而不是减小。极性检测器检测这种增大并且将注入方向从负反转为正，以便在正确/适当的方向上调谐V控制704。随着f混叠减小，I混叠的注入速率也减小，从而减小FLL增益。一旦f混叠足够小(即，使得在参考和fVCO705之间的相位差落在亚采样器的检测范围内)，锁相环路就接管并且减小或消除剩余的相位误差。当f混叠＝0时，SSPLL处于锁相状态，并且FLL保持基本上空闲、关闭或去激活。然而，VCO输出信号705频率中的任何快速瞬态漂移(诸如由于电压波动引起的漂移)都可能导致亚采样器处的频率误差，这自动激活FLL以进行恢复。
图8示出了根据一些实施方案的示例性测量的输出频谱和相位噪声的曲线图。提供曲线图作为示例是为了进行示意性的说明。应当理解，输出频谱和/或相位噪声可以是变化的。
这些曲线图基于根据系统500的示例性SSPLL。在该示例中，具有示例性SSPLL的测试芯片以22nm FinFET工艺制造。测量为实验室测量。
曲线图包括测量的频谱输出曲线图802和相位噪声曲线图804。PLL的输入频率f参考为2.45千兆赫(GHz)以生成24.5GHz的输出fVCO。连接到PLL的输出端的频率三倍器生成73.5GHz本地振荡器(LO)信号。LO输出信号频率可从71GHz连续调谐到76GHz。
图9是示出在VCO自由运行频率中的阶跃期间的测量的输出频率和调谐电压V控制或VCO控制电压的曲线图900。
曲线图900示出了上文参照图8描述的示例性SSPLL的操作。
x轴示出了从左到右增加的时间。y轴示出了从下到上增加的频率。VCO控制电压(V控制)在901处示出，并且PLL或VCO输出信号fVCO在902处示出。
fVCO 902的VCO频率的突然下降触发或自动激活FLL(诸如FLL504)。FLL和SSPLL能够用3.5微秒(在该示例中，在903处)恢复频率。应当理解，频率恢复时间可以是变化的。
通过FLL的操作和由此产生的对控制电压V控制901的调整来获得恢复。
应当理解，还可使用其他类型的极性检测器来代替上述极性检测器612或作为其补充。
在一个示例中，可使用混叠频率的同相(I)分量和正交(Q)分量来促进极性检测。
混叠时钟的同相和正交相位/分量两者均在亚采样器输出端处生成。在其他方法中，仅使用正交相位/分量。
使用I和Q而不是使用其中的一者，极性检测器可更简单。使用I和Q的检测器可被实现为1位相位检测器，而不是数字计数器。极性检测可被更快地执行。
使用I和Q极性检测器的FLL还包括粗调谐环路，该粗调谐环路在更宽范围内调整VCO粗频率。VCO粗调谐环路也可以与其他极性检测器一起使用以具有更宽的范围。
图10是示出根据一些实施方案或方面的混叠频率信号的I和Q相位/分量的示意图1000。提供示意图1000是为了进行示意性的说明。
如图所示，混叠频率信号可为具有I和Q分量/相位的差分信号。校正信号的极性可基于这两个分量中的哪一个分量在前来确定。
在顶部示例中，I分量在Q分量之前/前面。因此，fVCO大于Nf参考。
在底部示例中，Q分量在I分量之前/前面。因此，fVCO小于Nf参考。
图11是示出根据一些实施方案的亚采样锁相环路(SSPLL)系统1100的示意图。系统1100类似于上述系统500，然而系统1100利用Q和I分量进行极性检测。对于类似编号的元件的附加描述可引用上文对系统500的描述。
系统1100包括亚采样器508、极性检测器1112、脉冲生成器614、FLL增益电路510、增益电路512、模拟滤波器516、求和电路1114、组合器1118、加法器电路1120、调谐电路1116和VCO 514。
FLL通常包括极性检测器1112、脉冲生成器614、求和电路1114、调谐电路1116和FLL增益电路510。调谐电路1116是在较宽频率范围内调整VCO 514的粗调谐环路的一部分。
在操作中，亚采样器508差分地接收参考频率(f参考)和VCO频率(fVCO)并且基于其输入生成混叠频率(f混叠)。在亚采样器的输出端处提供差分混叠频率。
PLL增益电路512基于混叠频率f混叠和参考频率f参考生成相位差电流IΔф。在一个示例中，相位差电流仅基于I分量。
位于增益电路512和VCO 514之间的求和电路将相位差电流IΔф与频率校正电流I混叠组合以生成调谐控制信号或调谐电压V控制。
模拟滤波器电路516生成调谐电压V控制。在一个示例中，电路516包括具有电阻器和第一电容器的第一并联路径和具有电容器的第二并联路径。可选择电路516的部件的值以减少调谐电压V控制上的噪声等。应当理解，可利用其他合适的滤波器电路等来代替滤波器电路516。
VCO 514基于调谐电压V控制生成频率输出信号fVCO。在该示例中，由于相位差电流IΔф和频率校正电流I混叠，调谐电压V控制可被锁相和锁频。因此，输出信号fVCO在系统500中未使用分频器的情况下被锁相和锁频。
FLL生成频率校正电流I混叠。在操作中，差分极性检测器1112对差分混叠频率进行操作，并且基于I分量和Q分量中的哪一者在前来生成符号。因此，极性检测器1112基于I分量和Q分量来生成符号/信号。所生成的极性信号通过组合器1118与来自混叠电路612的脉冲组合。该组合器的输出被提供给增益电路510，该增益电路生成频率校正电流的至少一部分。
在一个示例中，极性检测器1112包括1位相位检测器。应当理解，检测器1112可包括其他合适的相位检测器等。
极性信号也被提供给求和电路1114，该求和电路操作以执行粗调谐频率。用二进制加权切换式电容器阵列(其在VCO内部，图中未示出)数字地执行VCO粗频率调谐。
求和电路1114的输出通过加法器电路1120与调谐值组合。加法器电路1120的输出作为粗频率调整提供给VCO 514。
调谐电路1116基于VH和VL以及频率校正电流生成调谐值。
图12是示出根据一些实施方案和/或方面的用于亚采样锁相环路(SSPLL)系统1200的布置的示意图。系统1200包括有利于宽频率采集(包括mmWave频率)同时减少功率消耗的锁频环路(FLL)。
系统1200类似于系统1100，并且包括关于FLL的附加细节。
在该示例中，FLL还包括混叠时钟生成器1218和分频器1220。
混叠时钟生成器1218从亚采样器接收I和Q分量/信号(混叠频率)并且生成混叠时钟。分频器1220对混叠时钟进行分频(在一个示例中除以4)。积分器1222使用时钟信号，并且将极性信号积分为积分器输出信号。积分器输出信号通过加法器电路1226与极性信号组合以生成组合的极性信号。
第二加法器电路1224将组合的极性信号与初始代码相加以生成代码信号。加法器1120将代码信号与调谐信号相加以生成粗代码。
将粗代码提供给VCO 514以用于粗频率调整。
第一曲线图1226示出了通过粗代码进行的频率调整。
第二曲线图1228示出了调谐电路1116的VCO调谐电压以及VH和VL，并且将它们与范围在1、2、3和4内的示例性粗代码进行比较。
图13是示出了根据一些实施方案的可与系统1100一起使用或生成的示例性信号的曲线图1300。提供信号是为了进行示意性的说明，并且应当理解，可设想变型形式和其他信号。
y轴示出了频率或电压，如图所示。x轴示出了从左到右增加的时间。
SSPLL诸如系统1100以各种相位进行操作。第一相位是粗控制相位。在该相位中，粗控制相位一直改变，直到累加器(求和电路)稳定下来并且粗代码被锁定。一旦被锁定，粗代码就不改变，并且执行细频率调谐，直到频率稳定下来。一旦稳定下来，FLL就自动去激活。
应当理解，与系统500一样，FLL可响应于频率漂移等而自动激活以调整频率。
应当理解，提供上述示例是为了进行示意性的说明，而不是将实施方案或方面限制于特定示出的值。
如本文所用，术语“电路”可指以下项、可以是以下项的一部分或可包括以下项：执行一个或多个软件或固件程序、组合逻辑电路和/或提供所述的功能的其他合适的硬件部件的专用集成电路(ASIC)、电子电路、处理器(共享、专用或组)和/或存储器(共享、专用或组)。在一些实施方案中，电路可实现在一个或多个软件或固件模块中，或与该电路相关联的功能可由一个或多个软件或固件模块来实现。在一些实施方案中，电路可包括逻辑部件，该逻辑部件可至少部分地在硬件中操作。
如本说明书中所采用的那样，术语“处理器”可以基本上指代任何计算处理单元或设备，包括但不限于包括单核处理器；具有软件多线程执行能力的单处理器；多核处理器；具有软件多线程执行能力的多核处理器；具有硬件多线程技术的多核处理器；平行平台；以及具有分布式共享存储器的平行平台。另外，处理器可以指集成电路、专用集成电路、数字信号处理器、现场可编程门阵列、可编程逻辑控制器、复杂的可编程逻辑设备、分立栅极或晶体管逻辑、分立硬件部件或它们的任意组合被设计为执行本文所述的功能和/或过程。处理器可以利用纳米级架构，诸如但不限于基于分子和量子点的晶体管、开关和栅极，以便优化空间使用或增强移动设备的性能。处理器也可被实现为计算处理单元的组合。
在本主题说明书中，术语诸如“存储”、“数据存储库”、“数据存储”、“数据库”以及与部件和/或过程的操作和功能有关的基本上任何其他信息存储部件是指“存储器部件”或体现在“存储器”中的实体或包括存储器的部件。需注意，本文所述的存储器部件可以是易失性存储器或非易失性存储器，或者可包括易失性和非易失性存储器两者。
以举例说明而非限制的方式，例如，非易失性存储器可以包括在存储器、非易失性存储器(参见下文)、磁盘存储装置(参见下文)和存储器存储装置(参见下文)中。此外，非易失性存储器可以包括在只读存储器、可编程只读存储器、电可编程只读存储器、电可擦除可编程只读存储器或闪存存储器中。易失性存储器可包括充当外部高速缓存存储器的随机存取存储器。以举例说明而非限制的方式，随机存取存储器有多种形式，诸如同步随机存取存储器、动态随机存取存储器、同步动态随机存取存储器、双倍数据速率同步动态随机存取存储器、增强的同步动态随机存取存储器，Synchlink动态随机存取存储器和直接Rambus随机存取存储器。另外，本文的系统或方法的所公开的存储器部件旨在包括但不限于包括这些以及任何其他合适类型的存储器。
实施例可包括主题，诸如方法，用于执行该方法的动作或框的装置，包括指令的至少一种机器可读介质，这些指令当由机器执行时使得机器执行根据本文所述的实施方案和示例的使用多种通信技术的并发通信的方法或装置或系统的动作。
实施例1是具有锁频环路(FLL)和锁相环路(PLL)的亚采样器锁相环路(SSPLL)系统。该FLL被配置为检测锁相环路(PLL)输出信号和参考频率之间的频率变化，在检测到该频率变化时自动生成脉冲校正信号，并且将该脉冲校正信号施加到电压控制振荡器(VCO)控制电压。该PLL被配置为基于该VCO控制电压生成该PLL输出信号。
实施例2包括实施例1所述的主题，包括或省略任选元件，其中所述PLL包括亚采样器，所述亚采样器被配置为基于所述参考频率和所述PLL输出信号生成混叠频率。
实施例3包括实施例1至2中任一项所述的主题，包括或省略任选元件，其中所述PLL包括电压控制振荡器(VCO)，所述VCO被配置为基于所述VCO控制电压生成所述PLL输出信号。
实施例4包括实施例1至3中任一项所述的主题，包括或省略任选元件，其中所述PLL被配置为将相位校正施加到所述VCO控制电压。
实施例5包括根据实施例1至4中任一项所述的主题，包括或省略任选元件，其中所述FLL包括极性检测器，所述极性检测器被配置为确定和选择所述脉冲校正信号的极性。
实施例6包括实施例1至5中任一项的主题，包括或省略任选元件，其中所述极性检测器包括计数器和数字电路，所述计数器被配置为基于混叠频率生成多个计数值，所述数字电路被配置为基于所述多个计数值来确定所述极性。
实施例7包括实施例1至6中任一项所述的主题，包括或省略任选元件，其中所述极性检测器包括相位检测器，所述相位检测器被配置为基于I和Q相位/分量来确定所述极性。
实施例8包括实施例1至7中任一项所述的主题，包括或省略任选元件，其中所述FLL包括粗调谐环路，所述粗调谐环路被配置为将粗频率调谐施加到所述脉冲校正信号。
实施例9包括实施例1至8中任一项所述的主题，包括或省略任选元件，其中所述FLL包括频率检测器，所述频率检测器被配置为基于所述PLL输出信号和所述参考频率来检测频率变化。
实施例10包括根据实施例1至9中任一项所述的主题，包括或省略任选元件，其中所述FLL包括脉冲生成器，所述脉冲生成器被配置为基于混叠频率信号的上升沿将脉冲施加到所述校正信号。
实施例11包括实施例1至10中任一项所述的主题，包括或省略任选元件，其中所述FLL在检测到频率变化时自动激活。
实施例12包括根据实施例1至11中任一项所述的主题，包括或省略任选元件，其中所述FLL在未检测到频率变化时自动去激活。
实施例13是包括脉冲生成器、极性检测器和电路的锁频环路(FLL)系统。所述脉冲生成器被配置为基于轨对轨信号生成脉冲信号，其中所述轨对轨信号基于参考频率和输出信号。所述极性检测器被配置为基于所述轨对轨信号和所述参考频率生成极性信号。所述电路被配置为基于所述脉冲信号和所述极性信号生成频率校正信号。
实施例14包括实施例13所述的主题，包括或省略任选元件，还包括比较器，所述比较器被配置为基于混叠频率信号生成所述轨对轨信号，其中所述混叠频率信号基于所述参考频率和所述输出信号。
实施例15包括根据实施例13至14中任一项所述的主题，包括或省略任选元件，还包括增益电路，所述增益电路被配置为基于所述极性信号和所述混叠频率信号生成所述频率校正信号。
实施例16包括实施例13至15中任一项所述的主题，包括或省略任选元件，还包括第二电路，所述第二电路被配置为基于所述频率校正信号和所述脉冲信号来调整电压控制振荡器(VCO)控制信号或电压。
实施例17包括根据实施例13至16中任一项所述的主题，包括或省略任选元件，还包括电压控制振荡器(VCO)，所述VCO被配置为基于所述频率校正信号和相位校正信号生成所述输出信号。
实施例18包括实施例13至17中任一项所述的主题，包括或省略任选元件，其中所述频率校正信号仅响应于所述输出信号的频率漂移而生成。
实施例19包括实施例13至18中任一项所述的主题，包括或省略任选元件，还包括亚采样器，所述亚采样器被配置为基于所述参考频率和所述输出信号生成具有I和Q相位/分量的混叠频率信号。
实施例20包括实施例13至19中任一项所述的主题，包括或省略任选元件，还包括粗调谐环路，所述粗调谐环路被配置为将粗调谐调整施加到所述VCO。
实施例21是操作亚采样锁相环路(SSPLL)系统的方法。所述方法包括通过由锁相环路(PLL)的亚采样器对参考频率和输出信号进行亚采样来生成混叠频率信号；通过锁频环路(FLL)基于所述混叠频率信号来确定是否存在频率漂移；以及在所述FLL确定存在频率漂移时自动生成频率校正信号。
实施例22包括实施例21所述的主题，包括或省略任选元件，还包括由电路基于所述频率校正信号来调整所述输出信号。
实施例23包括实施例21至22中任一项所述的主题，包括或省略任选元件，还包括由所述电路基于相位校正信号来调整所述输出信号。
实施例24包括根据实施例21至23中任一项所述的主题，包括或省略任选元件，还包括基于所述FLL的粗控制环路来调整所述输出信号的粗频率。
应当理解，本文所述的方面可以通过硬件、软件、固件或其任何组合来实现。当以软件实施时，功能可以作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质传输。计算机可读介质包括计算机存储介质和通信介质两者，该通信介质包括有助于将计算机程序从一个地方转移到另一地方的任何介质。存储介质或计算机可读存储设备可以是可由通用或专用计算机访问的任何可用介质。仅以举例而非限制的方式，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储设备、磁盘存储设备或其他磁性存储设备或其他有形和/或非暂态介质，可用于携带或存储所需信息或可执行指令。而且，任何连接被适当地称为计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术诸如红外、无线电和微波从网站、服务器或其他远程源传输软件，则将同轴电缆、光纤电缆、双绞线、DSL或无线技术诸如红外、无线电和微波包括在介质的定义中。如本文所用，磁盘和光盘包括光碟机(CD)、激光光盘、光盘、数字多功能光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式复制数据，而光盘则通过激光光学方式复制数据。上述的组合也应该包括在计算机可读介质的范围内。
结合本文所公开的方面描述的各种例示性逻辑、逻辑块、模块和电路可以利用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立栅极或晶体管逻辑、分立硬件部件或旨在执行此处所述的功能的其任何组合来实现或执行。通用处理器可为微处理器，但是作为另选方案，处理器可为任何常规处理器、控制器、微控制器或状态机。也可将处理器实施为计算设备的组合，例如DSP和微处理器的组合、多个微处理器、结合DSP核的一个或多个微处理器或任何其他此类配置。另外，至少一个处理器可包括一个或多个模块，这些一个或多个模块可操作以执行本文所述的一个或多个s和/或动作。
对于软件具体实施，本文所述的技术可以与执行本文所述的功能的模块(例如，过程、功能等)一起实施。软件代码可以存储在存储器单元中，并且由处理器执行。存储器单元可以在处理器内或在处理器外部实现，其中存储器单元可以通过本领域已知的各种方式通信地耦接到处理器。此外，至少一个处理器可包括一个或多个模块，这些模块可操作以执行本文所述的功能。
本文所述的技术可以用于各种无线通信系统，诸如CDMA、TDMA、FDMA、OFDMA、SC-FDMA和其他系统。术语“系统”和“网络”通常可互换使用。CDMA系统可实现无线电技术诸如通用陆地无线接入(UTRA)、CDMA1800等。UTRA包括宽带-CDMA(W-CDMA)和CDMA的其他变体。此外，CDMA1800覆盖了IS-1800、IS-95和IS-856标准。TDMA系统可以实现无线技术，诸如全球移动通信系统(GSM)。OFDMA系统可实现无线电技术，诸如演进的UTRA(E-UTRA)、超移动宽带(UMB)、IEEE 802.11(Wi-Fi)、IEEE 802.16(WiMAX)、IEEE802.18、Flash-OFDM等。UTRA和E-UTRA是通用移动电信系统(UMTS)的一部分。3GPP长期演进(LTE)是使用E-UTRA的UMTS版本，其在下行链路上采用OFDMA，在上行链路上采用SC-FDMA。在名为“第三代合作伙伴计划”(3GPP)的组织的文档中描述了UTRA、E-UTRA、UMTS、LTE和GSM。另外，在来自名为“第三代合作伙伴计划2”(3GPP2)的组织的文档中描述了CDMA1800和UMB。此外，此类无线通信系统可附加包括经常使用未配对的未许可频谱的对等(例如，移动到移动)自组织网络系统、802.xx无线LAN、蓝牙以及任何其他短程或远程无线通信技术。
利用单载波调制和频域均衡的单载波频分多址(SC-FDMA)是可以与所公开的方面一起使用的技术。SC-FDMA具有与OFDMA系统相似的性能，并且在总体复杂度上基本相似。SC-FDMA信号由于其固有的单载波结构而具有较低的峰均功率比(PAPR)。SC-FDMA可以用于上行链路通信中，其中较低的PAPR可以在传输功率效率方面使移动终端受益。
此外，可以使用标准编程和/或工程技术将本文所述的各个方面或特征实现为方法、装置或制品。如本文所用，术语“制品”旨在涵盖可从任何计算机可读设备、载体或介质访问的计算机程序。例如，计算机可读介质可包括但不限于磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，高密度磁盘(CD)、数字通用盘(DVD)等)、智能卡和闪存存储器设备(例如，EPROM、卡、棒、钥匙驱动器等)。另外，本文所述的各种存储介质可以代表用于存储信息的一个或多个设备和/或其他机器可读介质。术语“机器可读介质”可包括但不限于无线信道和能够存储、包含和/或携带指令和/或数据的各种其他介质。另外，计算机程序产品可包括具有一个或多个指令或代码的计算机可读介质，这些指令或代码可操作以使计算机执行本文所述的功能。
通信介质在数据信号诸如调制数据信号例如载波或其他传输机制中体现计算机可读指令、数据结构、程序模块或其他结构化或非结构化数据，并且包括任何信息递送或传输介质。术语“调制数据信号”或信号是指以在一个或多个信号中对信息进行编码的方式来设定或改变其一个或多个特性的信号。以举例而非限制的方式，通信介质包括有线介质诸如有线网络或直接有线连接，以及无线介质诸如声学、RF、红外和其他无线介质。
此外，结合本文所公开的方面所述的方法或算法的动作可以直接体现在硬件、由处理器执行的软件模块中或其组合中。软件模块可以驻留在RAM存储器、闪存存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的存储介质中。示例性存储介质可以耦接到处理器，使得处理器可以从存储介质终读取信息，以及向存储介质写入信息。在另选方案中，存储介质可以与处理器集成在一起。此外，在一些方面，处理器和存储介质可驻留在ASIC中。另外，ASIC可驻留在用户终端中。在另选方案中，处理器和存储介质可以作为分立部件驻留在用户终端中。此外，在一些方面，方法或算法的s和/或动作可以作为代码和/或指令的一个或任何组合或集合驻留在机器可读介质和/或计算机可读介质上，并且可以结合到计算机程序产品中。
包括说明书摘要中所述的内容的本公开主题的例示实施方案的以上描述并不旨在是详尽的或将所公开的实施方案限制为所公开的精确形式。虽然本文出于说明性目的描述了特定的实施方案和示例，但是如相关领域的技术人员可以认识到的，在此类实施方案和示例的范围内可以考虑各种修改。
就这一点而言，虽然已结合各种实施方案和对应的附图描述了本发明所公开的主题，但是应当理解，可使用其他类似的实施方案或者可对所述的实施方案进行修改和添加，以用于执行所公开的主题的相同、类似、另选或替代功能而不偏离所述实施方案。因此，所公开的主题不应当限于本文所述的任何单个实施方案，而应当根据以下所附权利要求书的广度和范围来解释。
特别是关于上述部件(组件、设备、电路、系统等)执行的各种功能，除非另有说明，否则用于描述此类部件的术语(包括对“装置”的引用)旨在与执行所述部件(例如，功能上等效)的指定功能的任何部件或结构对应，即使在结构上不等同于执行本文示出的本公开示例性具体实施中的功能的公开结构。另外，虽然已经相对于多个具体实施中的仅一个公开了特定特征，但是对于任何给定的或特定的应用程序，此类特征可以与其他具体实施的一个或多个其他特征组合，这可能是期望的并且是有利的。