具体实施方式

现在参考附图，描述本公开的若干示例性方面。词语“示例性”在本文中用来表示“用作示例、实例或例示”。本文中被描述为“示例性”的任何方面不必被解释为比其他方面优选或有利。

具体实施方式中公开的各方面包括多位并行逐次逼近(SA)闪速模数转换器(ADC)电路。在一个方面，多位并行SA闪速ADC电路被配置为生成具有若干数字位的数字输出信号，其中数字输出信号是模拟输入信号的数字表示。为了执行这样的转换，多位并行SA闪速ADC电路包括多输出数模转换器(DAC)电路，多输出数模转换器(DAC)电路接收参考电压，并且使用参考电压和由系统比较电路的并行比较器级生成的数字位来生成多个DAC模拟信号。并行比较器级中的每一个包括一个或多个比较器电路，一个或多个比较器电路的数目等于二(2)的对应并行比较器级的数字输出位数目次幂的量减去一(1)。每个比较器电路接收模拟输入信号和对应DAC模拟信号，并且基于对模拟输入信号和DAC模拟信号进行比较来生成数字信号。特别地，如果模拟输入信号的电压大于对应DAC模拟信号的电压，则每个比较器的数字信号将具有逻辑高值，并且如果模拟输入信号的电压小于对应DAC模拟信号的电压，则每个比较器的数字信号将具有逻辑低值。系统比较电路使用来自每个并行比较器级的一个或多个比较器电路的数字信号来生成与每个并行比较器级相对应的数字位，其中一个或多个数字位共同生成数字输出信号。在本文所公开的示例中，对于相同数目的数字位，多位并行SA闪速ADC电路具有与常规闪速ADC电路相似的转换时间。

在这方面，图1是示例性多位并行SA闪速ADC电路100的电路图，其被配置为将模拟输入信号VIN转换为具有数字位DG(A)-DG(1)的数字输出信号DOUT，其中若干数字位DG(A)-DG(1)被并行生成。在本文所述的各方面中，数字位DG(A)(例如，编号最高的数字位DG)是数字输出信号DOUT的最高有效位(MSB)，并且数字位DG(1)(例如，编号最低的数字位DG)是数字输出信号DOUT的最低有效位(LSB)。为了执行转换，多位并行SA闪速ADC电路100采用被配置为接收参考电压VREF的DAC电路102，并且在此方面，使用多个试验位代码104(1)(1)-104(B)(C)。如以下更详细地讨论，每个试验位代码104(1)(1)-104(B)(C)包括唯一的数字位序列并且允许多位并行SA闪速ADC电路100的逐次逼近属性，唯一的数字位序列具有针对一个或多个数字位而定义的值。DAC电路102被配置为基于参考电压VREF、试验位代码104(1)(1)-104(B)(C)以及由系统比较电路109的并行比较器级108(1)-108(B)生成的数字位DG(1)-DG(A)子集来生成DAC模拟信号106(1)(1)-106(B)(C)。DAC模拟信号106(1)(1)-106(B)(C)被提供给每个对应的并行比较器级108(1)-108(B)。在该方面，DAC电路102采用DAC阵列110(1)-110(B)，其中每一个对应于并行比较器级108(1)-108(B)并且包括对应的单输出DAC电路112(1)(1)-112(B)(C)。但是，如下所述，在其他方面的DAC电路102可以采用一个多输出DAC电路来代替DAC阵列110(1)-110(B)。还应注意，DAC阵列110(1)-110(B)及其对应的并行比较器级108(1)-108(B)可以各自生成不同数目的相应DAC模拟信号106(1)(1)-106(B)(C)和数字信号。

继续参考图1，并行比较器级108(1)-108(B)中的每一个包括数目C的对应比较器电路114(1)(1)-114(B)(C)，其中C等于二(2)的对应并行比较器级108(1)-108(B)的数字位DG(1)-DG(A)的数目D次幂减去一(1)(即，C＝(2^D)-1)。在该示例中，A＝B*D，因此数字位DG(A-(B-1)D)–DG(1)具有D位。如本文所使用，数字A、B、C和D是正整数。例如，如果并行比较器级108(1)对应于数字输出信号DOUT的两(2)个数字位DG(A)、DG(A-1)，则并行比较器级108(1)包括三个(3)个比较器电路114(1)(1)-114(1)(3)(例如，(2^2)-1＝3)。如以下详细讨论，数目D在一个或多个并行比较器级108(1)-108(B)中可以相同，使得数目C在一个或多个并行比较器级108(1)-108(B)和DAC阵列110(1)-110(B)中相同。备选地，数目D在每个并行比较器级108(1)-108(B)中可以不同，使得数目C在每个并行比较器级108(1)-108(B)和DAC阵列110(1)-110(B)中不同。每个比较器电路114(1)(1)-114(B)(C)接收模拟输入信号VIN和对应的DAC模拟信号106(1)(1)-106(B)(C)，并且基于将模拟输入信号VIN与DAC模拟信号106(1)(1)-106(B)(C)比较来生成数字信号116(1)(1)-116(B)(C)。特别地，如果模拟输入信号VIN与对应DAC模拟信号106(1)(1)-106(B)(C)相比具有更大的电压，则每个比较器电路114(1)(1)-114(B)(C)的数字信号116(1)(1)-116(B)(C)具有逻辑高“1”值，并且如果模拟输入信号VIN与对应DAC模拟信号106(1)(1)-106(B)(C)相比具有更小的电压，则每个比较器电路114(1)(1)-114(B)(C)的数字信号116(1)(1)-116(B)(C)具有逻辑低“0”值。系统比较电路109被配置为生成与每个并行比较器级108(1)-108(B)相对应的数字位DG(1)-DG(A)，其中数字位DG(1)-DG(A)共同生成数字输出信号DOUT。特别地，在该方面，系统比较电路109包括温度计至二进制转换器(TTB)电路118，其被配置为从每个并行比较器级108(1)-108(B)的比较器电路114(1)(1)-114(B)(C)接收数字信号116(1)(1)-116(B)(C)。TTB电路118进一步被配置为生成与每个并行比较器级108(1)-108(B)相对应的数字位DG(1)-DG(A)，以生成数字输出信号DOUT。

继续参考图1，现在提供了多位并行SA闪速ADC电路100的操作细节。具体地，为了将模拟输入信号VIN转换为数字输出信号DOUT，并行比较器级108(1)被配置为计算数字输出信号DOUT的D个最高有效数字位DG(A)-DG(A-D+1)。为了计算数字位DG(A)-DG(A-D+1)，试验位代码104(1)(1)-104(1)(C)被提供给DAC阵列110(1)，其中对应试验位代码104(1)(1)-104(1)(C)各自表示数字位DG(A)-DG(A-D+1)的唯一序列。使用试验位代码104(1)(1)-104(1)(C)和参考电压VREF，DAC阵列110(1)生成对应的DAC模拟信号106(1)(1)-106(1)(C)。此外，并行比较器级108(1)将DAC模拟信号106(1)(1)-106(1)(C)中的每一个与模拟输入信号VIN进行比较，以生成对应的数字信号116(1)(1)-116(1)(C)，数字信号116(1)(1)-116(1)(C)被TTB电路118的级120(1)转换为数字位DG(A)-DG(A-D+1)。

继续参考图1，重要的是要注意，多位并行SA闪速ADC电路100是异步的(即，不受时钟信号控制)。准确地说，每个DAC阵列110(2)-110(B)被配置为接收作为在每个先前并行比较器级108(1)-108(B)中生成的数字位DG(1)-DG(A)而生成的级120(1)-120(B)的输出。以该方式，每个DAC阵列110(2)-110(B)响应于先前并行比较器级108(1)-108(B)的数字位DG(1)-DG(A)稳定化而生成对应的DAC模拟信号106(2)(1)-106(B)(C)。为此，并行比较器级108(2)被配置为计算数字输出信号DOUT的接下来的D个最高有效数字位DG(A-D)-DG(A-2D+1)。为了计算数字位DG(A-D)-DG(A-2D+1)，试验位代码104(2)(1)-104(2)(C)被提供给DAC阵列110(2)，其中试验位代码104(2)(1)-104(2)(C)各自表示数字位DG(A-D)-DG(A-2D+1)的唯一序列。另外，数字位DG(A)-DG(A-D+1)也被提供给DAC阵列110(2)。使用试验位代码104(2)(1)-104(2)(C)、数字位DG(A)-DG(A-D+1)和参考电压VREF，DAC阵列110(2)生成对应的DAC模拟信号106(2)(1)-106(2)(C)。此外，并行比较器级108(2)将DAC模拟信号106(2)(1)-106(2)(C)中的每一个与模拟输入信号VIN进行比较，以生成对应的数字信号116(2)(1)-116(2)(C)，数字信号116(2)(1)-116(2)(C)由TTB电路118的级120(2)转换为数字位DG(A-D)-DG(A-2D+1)。对于其余的数字位DG(A-2D-1)-DG(1)，以上序列使用其余的DAC阵列110(3)-110(B)、并行比较器级108(3)-108(B)和TTB电路118的级120(3)-120(B)而继续。

继续参考图1，如上所述，数目D对于每个并行比较器级108(1)-108(B)可以相同或变化，使得数目C对于每个并行比较器级108(1)-108(B)和DAC阵列110(1)-110(B)也可以变化。例如，DAC阵列110(1)、并行比较器级108(1)和级120(1)可以对应于数字位DG(1)-DG(A)的M数目的MSB。因此，DAC阵列110(1)接收试验位代码104(1)(1)-104(1)((2^M)-1)，包括单输出DAC电路112(1)(1)-112(1)((2^M)-1)，并且生成DAC模拟信号106(1)(1)-106(1)((2^M)-1)。另外，并行比较器级108(1)包括(2^M)-1个比较器电路114(1)(1)-114(1)((2^M)-1)，并且生成数字信号116(1)(1)-116(1)((2^M)-1)。级120(1)然后生成数字位DG(1)-DG(A)的M数目的MSB。DAC阵列110(2)、并行比较器级108(2)和级120(2)对应于DG(1)-DG(A)内的N数目的数字位，而DAC阵列110(3)、并行比较器级108(3)和级120(3)对应于DG(1)-DG(A)内的P数目的数字位。此外，DAC阵列110(B-1)、并行比较器级108(B-1)和级120(B-1)对应于DG(1)-DG(A)内的Q数目的数字位，而DAC阵列110(B)、并行比较器级108(B)和级120(B)对应于DG(1)-DG(A)内的R数目的数字位。将多位并行SA闪速ADC电路100配置为实现不同数目M、N、P、Q和R为设计人员提供了基于特定应用的需要以特定粒度来自定义并行水平的能力。

现在描述图1的多位并行SA闪速ADC电路100的特定方面，以提供附加的说明。为此，图2是示例性两(2)位并行四(4)位SA闪速ADC电路200的电路图，其被配置为将模拟输入信号VIN转换为四(4)位(即，数字位DG(4)-DG(1))数字输出信号DOUT，采用与每个比较器电路114(1)(1)-114(2)(3)相对应的单输出DAC电路112(1)(1)-112(2)(3)。两(2)位并行四(4)位SA闪速ADC电路200包括具有图1的多位并行SA闪速ADC电路100的公共元件，其利用图1和图2中的公共元件编号来指代并且因此本文中将不再赘述。

继续参考图2，为了将模拟输入信号VIN转换为数字输出信号DOUT，并行比较器级108(1)被配置为计算数字输出信号DOUT的两(2)个最高有效数字位DG(4)-DG(3)。为了计算数字位DG(4)-DG(3)，三(3)个试验位代码104(1)(1)-104(1)(3)被提供给DAC阵列110(1)。特别地，单输出DAC电路112(1)(1)的输入端口202(4)-202(3)接收包括位序列“11”的试验位代码104(1)(1)。另外，单输出DAC电路112(1)(2)的输入端口202(4)、202(3)接收试验位代码104(1)(2)，试验位代码104(1)(2)包括与数字位DG(4)、DG(3)相对应的位序列“10”，并且单输出DAC电路112(1)(3)的输入端口202(4)、202(3)接收试验位代码104(1)(3)，试验位代码104(1)(3)包括与数字位DG(4)、DG(3)相对应的位序列“01”。另外，单输出DAC电路112(1)(1)-112(1)(3)中的每一个的输入端口202(2)、202(1)被电耦合至接地，这向每个对应的输入端口202(2)、202(1)提供逻辑低“0”值。每个DAC电路112(1)(1)-112(1)(3)还包括被配置为接收参考电压VREF的电压输入节点204。使用试验位代码104(1)(1)-104(1)(3)和参考电压VREF，DAC阵列110(1)生成对应的DAC模拟信号106(1)(1)-106(1)(3)。特别地，DAC电路102被配置为生成具有对应值的DAC模拟信号106(1)(1)-106(1)(3)，对应值是参考电压VREF和接地信号之间的电压范围的划分。例如，如果参考电压VREF为1.0V，则DAC模拟信号106(1)(1)-106(1)(3)分别等于0.75V、0.50V和0.25V。

继续参考图2，DAC模拟信号106(1)(1)-106(1)(3)中的每一个被提供给每个对应的比较器电路114(1)(1)-114(1)(3)。以该方式，并行比较器级108(1)将DAC模拟信号106(1)(1)-106(1)(3)中的每一个与模拟输入信号VIN进行比较来生成对应数字信号116(1)(1)-116(1)(3)。更具体地，比较器电路114(1)(1)通过将DAC模拟信号106(1)(1)与模拟输入信号VIN进行比较来生成数字信号116(1)(1)，并且比较器电路114(1)(2)通过将DAC模拟信号106(1)(2)与模拟输入信号VIN进行比较来生成数字信号116(1)(2)。另外，比较器电路114(1)(3)通过将DAC模拟信号106(1)(3)与模拟输入信号VIN进行比较来生成数字信号116(1)(3)。例如，如果VREF为1.0V并且如果模拟输入信号VIN等于0.57V，而DAC模拟信号106(1)(1)-106(1)(3)分别等于0.75V、0.5V和0.25V，则数字信号116(1)(1)具有逻辑0值，数字信号116(1)(2)具有逻辑1值，并且数字信号116(1)(3)具有逻辑1值。数字信号116(1)(1)-116(1)(3)通过TTB电路118的级120(1)而被转换为数字位DG(4)、DG(3)。例如，数字位DG(4)、DG(3)可以具有值“10”。在该示例中，可能是所有DAC模拟信号106(1)(1)-106(1)(3)为“000”、“001”、“011”或“111”，因为由比较器电路114(1)(1)-114(1)(3)生成的数字信号116(1)(1)-116(1)(3)如何基于输入VIN比DAC模拟信号106(1)(1)-106(1)(3)中的哪个阈值更大而生成温度计代码。为此，TTB电路118和级120(1)针对数字信号116(1)(1)-116(1)(3)的比较器输出“000”而生成数字位DG(4)、DG(3)的“00”；其针对数字信号116(1)(1)-116(1)(3)的比较器输出“001”而生成数字位DG(4)、DG(3)的“01”；其针对数字信号116(1)(1)-116(1)(3)的比较器输出“011”而生成数字位DG(4)、DG(3)的“10”；并且其针对数字信号116(1)(1)-116(1)(3)的比较器输出“111”而生成数字位DG(4)、DG(3)的“11”。

例如，继续参考图2，在该方面，为了生成数字位DG(4)、DG(3)，TTB电路118的级120(1)采用反相器206(1)(1)、206(1)(2)、基于AND的门208(1)(1)、208(1)(2)(例如，AND门208(1)(1)、208(1)(2))以及基于OR的门210(1)(1)、210(1)(2)(例如，OR门210(1)(1)、210(1)(2))。数字信号116(1)(1)(例如，0值)被提供给反相器206(1)(1)，使得反相器206(1)(1)生成反相数字信号116’(1)(1)(例如，1值)，反相数字信号116’(1)(1)被提供给AND门208(1)(1)、208(1)(2)。另外，数字信号116(1)(2)(例如，1值)被提供给AND门208(1)(1)。在该示例中，AND门208(1)(1)生成中间数字信号212(1)(1)，中间数字信号212(1)(1)在该示例中具有逻辑高“1”值。中间数字信号212(1)(1)(例如，1值)被提供给反相器206(1)(2)，其中反相器206(1)(2)生成反相中间数字信号212’(1)(1)(例如，0值)，反相中间数字信号212’(1)(1)被提供给AND门208(1)(2)。反相数字信号116’(1)(1)也被提供给AND门208(1)(2)，其中AND门208(1)(2)生成中间数字信号212(1)(2)，在该示例中，如果数字信号116(1)(1)、116(1)(2)各自具有逻辑低“0”值，而数字信号116(1)(3)具有逻辑高“1”值，则中间数字信号212(1)(2)具有逻辑高“1”值，否则具有逻辑低“0”值。数字信号116(1)(1)(例如，0值)和中间数字信号212(1)(1)(例如，1值)被提供给OR门210(1)(1)，其中OR门210(1)(1)生成数字输出信号DG(4)的数字位DG(4)(例如，1值)。另外，数字信号116(1)(1)(例如，0值)和中间数字信号212(1)(2)(例如，0值)被提供给OR门210(1)(2)，其中OR门210(1)(2)生成数字输出信号DG(3)的数字位DG(3)(例如，0值)。

继续参考图2，并行比较器级108(2)被配置为响应于数字位DG(4)、DG(3)稳定到稳定值而计算数字输出信号DOUT的两(2)个最低有效数字位DG(2)、DG(1)。为了计算数字位DG(2)、DG(1)，三(3)个试验位代码104(2)(1)-104(2)(3)被提供给DAC阵列110(2)，其中每个单输出DAC电路112(2)(1)-112(2)(3)包括输入端口202(1)-202(4)。每个DAC 112(2)(1)-112(2)(3)还包括被配置为接收参考电压VREF的电压输入节点204。每个单输出DAC电路112(2)(1)-112(2)(3)的输入端口202(4)、202(3)被配置为接收所生成的数字位DG(4)、DG(3)。然而，单输出DAC电路112(2)(1)的输入端口202(2)、202(1)接收试验位代码104(2)(1)，试验位代码104(2)(1)包括与DAC输入DG(2)、DG(1)相对应的位序列“11”。另外，单输出DAC电路112(2)(2)的输入端口202(2)、202(1)接收试验位代码104(2)(2)，试验位代码104(2)(2)包括与DAC输入DG(2)、DG(1)相对应的位序列“10”，并且单输出DAC电路112(2)(3)的输入端口202(2)、202(1)接收试验位代码104(2)(3)，试验位代码104(2)(3)包括与数字位DG(2)、DG(1)相对应的位序列“01”。DAC阵列110(2)使用试验位代码104(2)(1)-104(2)(3)、参考电压VREF以及来自先前(一个或多个)并行级的数字位DG(1)-DG(4)来生成对应的DAC模拟信号106(2)(1)-106(2)(3)。例如，该示例中的DAC模拟信号106(2)(1)-106(2)(3)分别等于0.6875V、0.625V和0.5625V。

继续参考图2，DAC模拟信号106(2)(1)-106(2)(3)中的每一个被提供给每个对应的比较器电路114(2)(1)-114(2)(3)。以这种方式，并行比较器级108(2)将DAC模拟信号106(2)(1)-106(2)(3)中的每一个与模拟输入信号VIN进行比较，以生成对应的数字信号116(2)(1)-116(2)(3)。更具体地，比较器电路114(2)(1)通过将DAC模拟信号106(2)(1)(例如，0.6875V值)与模拟输入信号VIN(0.57V)进行比较来生成数字信号116(2)(1)(例如，逻辑0值)，并且比较器电路114(2)(2)通过将DAC模拟信号(例如0.625V值)与模拟输入信号VIN进行比较来生成数字信号116(2)(2)(例如，逻辑0值)。另外，比较器电路114(2)(3)通过将DAC模拟信号106(2)(3)(例如，0.5625V值)与模拟输入信号VIN进行比较来生成数字信号116(2)(3)(例如，逻辑1值)。数字信号116(2)(1)-116(2)(3)由TTB电路118的级120(2)转换为数字位DG(2)、DG(1)。

例如，继续参考图2，在该方面，为了生成数字位DG(2)、DG(1)，TTB电路118的级120(2)采用反相器206(2)(1)、206(2)(2)、基于AND的门208(2)(1)、208(2)(2)(例如，AND门208(2)(1)、208(2)(2))以及基于OR的门210(2)(1)、210(2)(2)(例如，OR门210(2)(1)、210(2)(2))。数字信号116(2)(1)(例如，0值)被提供给反相器206(2)(1)，使得反相器206(2)(1)生成互补数字信号116’(2)(1)(例如，1值)，互补数字信号116’(2)(1)被提供给AND门208(2)(1)、208(2)(2)。另外，数字信号116(2)(2)(例如，0值)被提供给AND门208(2)(1)。以该方式，AND门208(2)(1)生成中间数字信号212(2)(1)，如果数字信号116(2)(1)具有逻辑低“0”值，而数字信号116(2)(2)具有逻辑高“1”值，则中间数字信号212(2)(1)具有逻辑高“1”值。中间数字信号212(2)(1)(例如，0值)被提供给反相器206(2)(2)，其中反相器206(2)(2)生成互补中间数字信号212’(2)(1)(例如，1值)，互补中间数字信号212’(2)(1)被提供给AND门208(2)(2)。数字信号116(2)(3)(例如，1值)也被提供给AND门208(2)(2)，其中AND门208(2)(2)生成中间数字信号212(2)(2)，如果数字信号116(2)(1)、116(2)(2)各自具有逻辑低“0”值，而数字信号116(2)(3)具有逻辑高“1”值，则中间数字信号212(2)(2)具有逻辑高“1”值，否则具有逻辑低“0”值。数字信号116(2)(1)(例如，0值)和中间数字信号212(2)(1)(例如，0值)被提供给OR门210(2)(1)，其中OR门210(2)(1)生成数字输出信号DOUT的数字位DG(2)(例如，0值)。另外，数字信号116(2)(1)(例如，0值)和中间数字信号212(2)(2)(例如，1值)被提供给OR门210(2)(2)，其中OR门210(2)(2)生成数字输出信号DOUT的数字位DG(1)(例如，1值)，使得在该示例中，数字输出信号DOUT等于“1001”。

图3图示了由图1的多位并行SA闪速ADC电路100使用以将模拟输入信号VIN转换为数字输出信号DOUT的示例性过程300。过程300包括接收参考电压VREF(框302)。过程300还包括接收多个试验位代码104(1)(1)-104(B)(C)，其中多个试验位代码104(1)(1)-104(B)(C)中的每个试验位代码104(1)(1)-104(B)(C)包括数字位序列，数字位序列具有针对一个或多个数字位DG(1)-DG(A)而定义的值(框304)。另外，过程300包括生成多个DAC模拟信号106(1)(1)-106(B)(C)，其中每个DAC模拟信号106(1)(1)-106(B)(C)基于参考电压VREF和对应的试验位代码104(1)(1)-104(B)(C)(框306)。过程300还包括接收模拟输入信号VIN(框308)。过程300还包括在多个并行比较器级108(1)-108(B)中生成一个或多个数字信号116(1)(1)-116(B)(C)(框310)。如上所述，每个数字信号116(1)(1)-116(B)(C)通过将模拟输入信号VIN与对应的DAC模拟信号106(1)(1)-106(B)(C)进行比较而生成，使得如果模拟输入信号VIN与对应DAC模拟信号106(1)(1)-106(B)(C)相比具有更大的电压，则每个数字信号116(1)(1)-116(B)(C)具有逻辑高“1”值，并且如果模拟输入信号VIN与对应DAC模拟信号106(1)(1)-106(B)(C)相比具有更小的电压，则每个数字信号116(1)(1)-116(B)(C)具有逻辑低“0”值。过程300还包括基于对应并行比较器级108(1)-108(B)的数字信号116(1)(1)-116(B)(C)，生成与每个并行比较器级108(1)-108(B)相对应的一个或多个数字位DG(1)-DG(A)，其中一个或多个数字位DG(1)-DG(A)共同生成数字输出信号DOUT，数字输出信号DOUT是模拟输入信号VIN的数字表示(框312)。如上所述，在该示例中，图1中的TTB电路118被配置为从每个并行比较器级108(1)-108(B)的比较器电路114(1)(1)-114(B)(C)接收数字信号116(1)(1)-116(B)(C)。TTB电路118进一步被配置为生成与每个并行比较器级108(1)-108(B)相对应的数字位DG(1)-DG(A)，以生成数字输出信号DOUT。

如上所述，图1的多位并行SA闪速ADC电路100中的DAC电路102可以采用一个多输出DAC电路来代替DAC阵列110(1)-110(B)，从而减少总体面积消耗。在该方面，图4图示了示例性多位并行SA闪速ADC电路400，其针对DAC电路102采用多输出DAC电路402，而不是如图1的多位并行SA闪速ADC电路100中的每个对应比较器电路114(1)(1)-114(B)(C)的单输出DAC电路112(1)(1)-112(B)(C)。多位并行SA闪速ADC电路400在该方面是两(2)位并行八(8)位SA闪速ADC电路400，其中多输出DAC电路402采用与每个并行比较器级108(1)-108(4)相对应的DAC级404(1)-404(4)。采用多输出DAC电路402的其他方面可以包括任何数目的DAC级404(1)-404(B)，其中每个DAC级404(1)-404(B)对应于并行比较器级108(1)-108(B)。多位并行SA闪速ADC电路400包括与图1的多位并行SA闪速ADC电路100公共的元件，公共的元件利用图1和图4中共同的元件编号来指代并且因此本文中将不再赘述。

继续参考图4，每个DAC级404(1)-404(4)被配置为生成对应的DAC电压VDAC(1)-VDAC(3)，其中每个DAC级404(1)-404(4)的每个DAC电压VDAC(1)-VDAC(3)被提供给每个对应并行比较器级108(1)-108(4)中的对应比较器电路114(1)(1)-114(4)(3)。特别地，每个DAC级404(1)-404(4)被配置为接收对应的顶部电压VTOP(1)-VTOP(4)和对应的底部电压VBOT(1)-VBOT(4)。每个DAC级404(1)-404(4)进一步被配置为通过划分每个对应顶部电压VTOP(1)-VTOP(4)和每个对应底部电压VBOT(1)-VBOT(4)的电压范围来生成每个DAC电压VDAC(1)-VDAC(3)。例如，参考电压VREF被提供给DAC级404(1)作为顶部电压VTOP(1)，而接地信号被提供给DAC级404(1)作为底部电压VBOT(1)。因此，DAC级404(1)的DAC电压VDAC(1)-VDAC(3)是参考电压VREF和接地信号之间的范围的划分。以该方式，并行比较器级108(1)基于参考电压VREF的每个划分而生成数字信号116(1)(1)-116(1)(3)，使得数字位DG(8)、DG(7)基于模拟输入电压VIN是大于还是小于每个对应的DAC电压VDAC(1)-VDAC(3)而生成。以该方式，DAC电压VDAC(1)-VDAC(3)消除了对参考图1所讨论的试验位代码104(1)(1)-104(1)(3)的需要。此外，尽管该方面中的每个DAC级404(1)-404(4)被配置为生成DAC电压VDAC(1)-VDAC(3)集合，但是其他方面可以被配置为生成任意数目N的DAC电压VDAC(1)–VDAC(N)。

继续参考图4，数字位DG(8)-DG(3)被用于针对后续DAC级404(2)-404(4)来确定顶部电压VTOP(2)-VTOP(4)和底部电压VBOT(2)-VBOT(4)。例如，响应于数字位DG(8)、DG(7)到达稳定状态，DAC级404(1)从输出节点RA(1)、RB(1)针对DAC级404(2)提供顶部电压VTOP(2)和底部电压VBOT(2)。另外，数字位DG(6)-DG(5)由DAC级404(2)使用来确定待从输出节点RA(2)、RB(2)提供给DAC级404(3)的顶部电压VTOP(3)和底部电压VBOT(3)。此外，数字位DG(4)、DG(3)由DAC级404(3)使用来确定待从输出节点RA(3)、RB(3)提供给DAC级404(4)的顶部电压VTOP(4)和底部电压VBOT(4)。以该方式使用数字位DG(8)、DG(7)产生具有模拟输入电压VIN落入其中的电压范围的顶部电压VTOP(2)和底部电压VBOT(2)。因此，顶部电压VTOP(1)-VTOP(4)和底部电压VBOT(1)-VBOT(4)被生成为使得多位并行SA闪速ADC电路400能够在生成数字位DG(8)-DG(1)时使用逐次逼近。另外，数字位DG(6)-DG(5)由DAC级404(2)使用来确定待从输出节点RA(2)、RB(2)提供给DAC级404(3)的顶部电压VTOP(3)和底部电压VBOT(3)。此外，数字位DG(4)、DG(3)由DAC级404(3)使用来确定待从输出节点RA(3)、RB(3)提供给DAC级404(4)的顶部电压VTOP(4)和底部电压VBOT(4)。数字位DG(2)、DG(1)未被提供给DAC级404(4)，因为DAC级404(4)(即，多输出DAC电路402的最终DAC级404(4))不向后续DAC级提供电压。相反，在该方面，电阻器406被电耦合到DAC级404(4)的输出节点RA(4)、RB(4)。

继续参考图4，值得注意的是，多位并行SA闪速ADC电路400的某些方面可以被设计为使得每个对应并行比较器级108(1)-108(B)的数字位DG(1)-DG(A)的数目D等于一(1)。因此，数目C等于一(1)(例如，C＝(2^D)-1＝(2^1)-1＝1)，使得每个并行比较器级108(1)-108(B)包括一(1)个对应的比较器电路114(1)(1)-114(B)(1)。在这样的方面，系统比较电路109不包括TTB电路118，因为每个对应的比较器电路114(1)(1)-114(B)(1)的数字信号116(1)(1)-116(B)(1)用作对应的数字位DG(1)-DG(A)。

与采用图1中所述的DAC阵列110(1)-110(B)相比，采用如上所述的多输出DAC电路402减少了DAC电路102的面积消耗，因为每个DAC级404(1)-404(4)可以使用比图1中的每个DAC阵列110(1)-110(B)更少的电路来实现。在该方面，图5图示了可以在图4的每个DAC级404(1)-404(4)中采用的示例性电阻器旋转电路500。电阻器旋转电路500被配置为在顶部电压输入节点TOP上接收顶部电压VTOP，并且在底部电压输入节点BOT上接收底部电压VBOT。电阻器旋转电路500还包括解码器电路502，解码器电路502被配置为接收对应并行比较器级108的数字位DG(2)、DG(1)，并且基于数字位DG(2)、DG(1)来生成解码信号DS(1)-DS(4)。在该方面，解码器电路502是独热解码器，其中对于数字位DG(2)、DG(1)的任何给定值，解码信号DS(1)-DS(4)中只有一个具有逻辑高“1”值。例如，解码信号DS(1)-DS(4)根据以下逻辑函数而生成：DS(1)＝(反相DG(2)AND反相DG(1))；DS(2)＝(反相DG(2)AND DG(1))；DS(3)＝(DG(2)AND反相DG(1))；以及DS(4)＝DG(2)AND DG(1))。电阻器旋转电路500还包括反相器504(1)-504(4)，反相器504(1)-504(4)被配置为接收对应的解码信号DS(1)-DS(4)，并且生成对应的反相解码信号DS’(1)-DS’(4)。

继续参考图5，电阻器旋转电路500还包括开关506(1)-506(12)，其中逻辑高“1”值将开关506(1)-506(12)闭合，并且逻辑低“0”值将开关506(1)-506(12)断开。开关506(1)-506(4)被配置为接收对应的反相解码信号DS’(1)-DS’(4)。另外，开关506(5)、506(7)被配置为接收解码信号DS(4)，开关506(6)、506(9)被配置为接收解码信号DS(3)，开关506(8)、506(11)被配置为接收解码信号DS(2)，并且开关506(10)、506(12)被配置为接收解码信号D(1)。还包括电阻器RADJ，其中第一节点508(1)被电耦合到顶部电压输出节点RA，并且第二节点508(2)被电耦合到底部电压输出节点RB。电阻器RADJ的电阻可以被调节为使得电阻器RADJ和下一DAC级404的期望电阻R_NEXT的并联组合被保持在期望恒定值处，使得电阻器旋转电路500生成期望输出。电阻R_NEXT等于电阻器510(1)-510(4)的总和，并且在该示例中，假设开关506(1)-506(4)的电阻在比较中可忽略不计。另外，电阻器旋转电路500包括与对应开关506(1)-506(4)交替地串联耦合并且与开关506(5)-506(12)并联耦合的电阻器510(1)-510(4)。电阻器RADJ的电阻可以等于电阻器510(1)-510(4)的电阻。特别地，电阻器510(1)的第一节点512(1)(1)被电耦合到开关506(1)，并且第二节点512(1)(2)被电耦合到开关506(2)、506(6)和506(7)。电阻器510(2)的第一节点512(2)(1)被电耦合至开关506(2)，并且第二节点512(2)(2)被电耦合至电阻510(3)的第一节点512(3)(1)和开关506(8)、506(9)。电阻器510(3)的第一节点512(3)(1)被电耦合到开关506(8)、506(9)，并且第二节点512(3)(2)被电耦合到开关506(3)。电阻器510(4)的第一节点512(4)(1)被电耦合到开关506(3)、506(10)和506(11)，并且第二节点512(4)(2)被电耦合到开关506(4)。注意，开关506(1)-506(12)还可以使用“足够低”的导通电阻的晶体管来实现。

继续参考图5，以上配置导致电阻器旋转电路500生成DAC电压VDAC(1)-VDAC(3)，DAC电压VDAC(1)-VDAC(3)中的每一个在顶部电压VTOP和底部电压VBOT之间的电压范围内。在该方面，电阻器510(1)-510(4)各自具有近似相等的电阻(例如，2千欧姆(kΩ))，使得DAC电压VDAC(1)-VDAC(3)是顶部电压VTOP和底部电压VBOT之间的电压范围的均等划分。另外，如果在图4中针对每个DAC级404(1)-404(4)使用电阻器旋转电路500，则电阻器406的电阻为八(8)千欧姆(kΩ)，而在第一节点508(1)和第二节点508(2)之间的电阻器RADJ将具有2.667kΩ的值。例如，如果参考电压VREF等于一(1.0)伏(V)，则不论数字位DG(2)、DG(1)的值如何，DAC电压VDAC(3)-VDAC(1)可以分别等于0.75V、0.5V和0.25V。另外，以上配置导致电阻器旋转电路500在顶部电压输出节点TOP_OUT上生成下一级顶部电压VTOP’，并且在底部电压输出节点BOT_OUT上生成下一级底部电压VBOT’，其中下一级顶部电压VTOP’和下一级底部电压VBOT’根据开关506(1)-506(12)中的哪一个基于数字位DG(2)、DG(1)断开或闭合来确定。此外，尽管在该方面中的电阻器旋转电路500被配置为生成DAC电压VDAC(1)-VDAC(3)，但是其他方面可以被配置为生成任意数目N的DAC电压VDAC(1)-VDAC(N)。

图6图示了另一示例性多位并行SA闪速ADC电路600，电路600采用多输出DAC电路602的另一拓扑来代替如图1的多位并行SA闪速ADC电路100中针对每个对应比较器电路114(1)(1)-114(B)(C)的单输出DAC电路112(1)(1)-112(B)(C)。在该方面，多位并行SA闪速ADC电路600为两(2)位并行四(4)位SA闪速ADC电路600。多位并行SA闪速ADC电路600包括与图4的多位并行SA闪速ADC电路400和图5中的电阻器旋转电路500公共的元件，公共的元件利用图4、图5和图6中的共同元件编号来指代，并且因此本文中将不再赘述。

继续参考图6，多输出DAC电路602包括串联连接的电阻器604(1)-604(16)，其中电阻器604(16)(即，顶部电阻器604(16))被电耦合到被配置为接收顶部电压VTOP的顶部电压输入节点TOP，并且电阻器604(1)(即，底部电阻器604(1))被电耦合到被配置为接收底部电压VBOT的底部电压输入节点BOT。在该方面，电阻器604(1)-604(16)中的每一个具有近似相同的电阻(例如，2kΩ)，使得与电阻器604(1)-604(16)中的每一对相对应的分压VDIV(1)-VDIV(15)是电压范围VTOP-VBOT的近似均等划分。例如，如果顶部电压VTOP近似等于1.0V，并且底部电压VBOT近似等于0V，则电阻器604(1)-604(16)被配置为以增量相差0.0625V(例如，1/16V)的方式生成分压VDIV(1)-VDIV(15)。因此，与电阻器604(1)、604(2)相对应的分压VDIV(1)近似等于0.0625V，与电阻器604(2)、604(3)相对应的分压VDIV(2)近似等于0.125V，并且与电阻器604(15)、604(16)相对应的分压VDIV(15)近似等于0.9375V。此外，分压VDIV(12)被提供给并行比较器级108(1)中的比较器电路114(1)(1)，分压VDIV(8)被提供给并行比较器级108(1)中的比较器电路114(1)(2)，并且分压VDIV(4)被提供给并行比较器级108(1)中的比较器电路114(1)(3)。

继续参考图6，多输出DAC电路602还包括电耦合到并行比较器级108(2)的开关606(1)-606(12)。解码器电路502被配置为接收对应并行比较器级108(1)的数字位DG(4)、DG(3)并且生成解码信号DS(4)-DS(1)。开关606(1)、606(5)和606(9)被配置为接收解码信号DS(4)，并且开关606(2)、606(6)和606(10)被配置为接收解码信号DS(3)。另外，开关606(3)、606(7)和606(11)被配置为接收解码信号DS(2)，并且开关606(4)、606(8)和606(12)为配置为接收解码信号DS(2)。分压VDIV(15)、VDIV(11)、VDIV(7)和VDIV(3)被分别提供给开关606(1)-606(4)，其中开关606(1)-606(4)被电耦合到并行比较器级108(2)中的比较器电路114(2)(1)。分压VDIV(14)、VDIV(10)、VDIV(6)和VDIV(2)被分别提供给开关606(5)-606(8)，其中开关606(5)-606(8)被电耦合到并行比较器级108(2)中的比较器电路114(2)(2)。此外，分压VDIV(13)、VDIV(9)、VDIV(5)和VDIV(1)被分别提供给开关606(9)-606(12)，其中开关606(9)-606(12)被电耦合到并行比较器级108(2)中的比较器电路114(2)(3)。与采用图1中所述的DAC阵列110(1)-110(B)(C)相比，采用如上所述的多输出DAC电路602减少了DAC电路102的面积消耗，因为与图1中的每个DAC阵列110(1)-110(B)(C)相比，多输出DAC电路602可以利用更少的电路来实现。

本文描述的元件有时被称为用于执行特定功能的装置。为此，DAC电路102在本文中有时被称为“被配置为接收参考电压并且生成多个DAC模拟信号的用于将数字值转换为模拟值的装置，其中每个DAC模拟信号基于参考电压。”并行比较器级108(1)-108(B)在本文中有时被称为“用于对值进行并行比较的多个装置”。比较器电路114(1)(1)-114(B)(C)在本文中有时被称为“用于对值进行比较的装置”，其中“用于对值进行并行比较的每个装置包括用于比较的若干装置，其中用于对值进行并行比较的每个装置的用于比较的装置数目等于二(2)的用于对值进行并行比较的对应装置的数字位数目次幂减去一(1)。”此外，“用于比较的每个装置被配置为接收模拟输入信号、接收对应DAC模拟信号并且生成数字信号，”其中“如果模拟输入信号具有与对应DAC模拟信号相比更大的电压，则数字信号具有逻辑高值，并且如果模拟输入信号具有与对应DAC模拟信号相比更小的电压，则数字信号具有逻辑低值。”TTB电路118在本文中有时被称为“用于二进制转换的装置，被配置为从用于对值进行并行比较的多个装置中的用于对值进行比较的每个装置中的用于比较的若干装置接收数字信号并且生成与用于对值进行并行比较的每个装置相对应的一个或多个数字位，其中一个或多个数字位共同生成数字输出信号，数字输出信号是模拟输入信号的数字表示。”多输出DAC电路402在本文中有时被称为“用于将数字值转换为模拟值的多输出装置”。电阻器旋转电路500在本文中有时被称为“用于划分电压的装置，被配置为通过生成电压范围的划分来生成对应数目的DAC模拟信号。”

根据本文所公开的各方面的多位并行SA闪速ADC电路可以被提供或集成在任何基于处理器的设备中。示例包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板电脑、平板电话、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康产品或健身追踪器、眼镜等)、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆部件、航空电子系统、无人驾驶飞机和多轴直升机。

在这方面，图7图示了基于处理器的系统700的一个示例，其可以包括分别采用图1、图2、图4和图6的多位并行SA闪速ADC电路100、200、400和600的元件。在该示例中，基于处理器的系统700包括一个或多个中央处理单元(CPU)702，其各自包括一个或多个处理器704。(一个或多个)CPU 702可以具有耦合到(一个或多个)处理器704来快速访问临时存储的数据的高速缓存存储器706。(一个或多个)CPU 702被耦合到系统总线708，并且可以使得基于处理器的系统700中包括的主设备和从属设备相互耦合。众所周知，(一个或多个)CPU702通过经由系统总线708来交换地址、控制和数据信息来与这些其他设备通信。例如，(一个或多个)CPU 702可以将总线事务请求通信到作为从属设备示例的存储器控制器710。尽管在图7中未图示，但是多个系统总线708可以被提供，其中每个系统总线708构成不同的结构。

其他的主设备和从属设备可以被连接到系统总线708。如图7所示，这些设备可以包括例如存储器系统712、一个或多个输入设备714、一个或多个输出设备716、一个或多个网络接口设备718以及一个或多个显示控制器720。(一个或多个)输入设备714可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(一个或多个)输出设备716可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(一个或多个)网络接口设备718可以是被配置为允许与网络722进行数据交换的任何设备。网络722可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTH^TM网络以及互联网。(一个或多个)网络接口设备718可以被配置为支持期望的任何类型的通信协议。存储器系统712可以包括一个或多个存储器单元724(0)-724(N)。

(一个或多个)CPU 702还可以被配置为通过系统总线708来访问(一个或多个)显示控制器720，以控制发送到一个或多个显示器726的信息。(一个或多个)显示控制器720将信息发送到(一个或多个)显示器726，以经由一个或多个视频处理器728来显示，视频处理器728将待显示的信息处理为适合于(一个或多个)显示器726的格式。(一个或多个)显示器726可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。

图8图示了示例性无线通信设备800，其包括在集成电路(IC)802中形成的射频(RF)部件，其中RF部件可以包括分别采用图1、图2、图4和图6中的多位并行SA闪速ADC电路100、200、400和600的元件。为此，无线通信设备800可以被提供在IC 802中。作为示例，无线通信设备800可以包括上述参考设备中的任一个或被提供在上述参考设备中的任一个中。如图8所示，无线通信设备800包括收发器804和数据处理器806。数据处理器806可以包括用于存储数据和程序代码的存储器。收发器804包括支持双向通信的发射器808和接收器810。通常，无线通信设备800可以包括用于任意数目的通信系统和频带的任意数目的发射器808和/或接收器810。收发器804的全部或一部分可以在一个或多个模拟IC、RF IC(RFIC)、混合信号IC等上实现。

发射器808或接收器810可以利用超外差架构或直接转换架构来实现。在超外差架构中，对于接收器810，信号在多个级中在RF和基带之间被频率转换，例如，在一个级中从RF转换到中频(IF)，然后在另一级中从IF转换到基带。在直接转换架构中，信号在一个级中在RF和基带之间进行频率转换。超外差和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图8的无线通信设备800中，发射器808和接收器810利用直接转换架构来实现。

在发射路径中，数据处理器806对待发射的数据进行处理，并且将I和Q模拟输出信号提供给发射器808。在示例性无线通信设备800中，数据处理器806包括DAC 812(1)、812(2)，以用于将由数据处理器806生成的数字信号转换为I和Q模拟输出信号，例如，I和Q输出电流，以进行进一步处理。

在发射器808内，低通滤波器814(1)、814(2)分别对I和Q模拟输出信号进行滤波，以去除由先前数模转换引起的不期望的信号。放大器(AMP)816(1)、816(2)将来自低通滤波器814(1)、814(2)的信号分别放大，并且提供I和Q基带信号。上变频器818通过混频器820(1)、820(2)利用来自TX LO信号发生器822的I和Q发射(TX)本机振荡器(LO)信号来对I和Q基带信号进行上变频，以提供上变频信号824。滤波器826对上变频信号824进行滤波，以去除由频率上变频引起的不期望信号以及接收频带中的噪声。功率放大器(PA)828将来自滤波器826的上变频信号824放大，以获得期望的输出功率水平并提供发射RF信号。发射RF信号通过双工器或开关830而被路由，并且经由天线832而被发射。

在接收路径中，天线832接收由基站发送的信号并且提供所接收的RF信号，所接收的RF信号通过双工器或开关830被路由并且被提供给低噪声放大器(LNA)834。双工器或开关830被设计为利用特定的接收(RX)至TX双工器频率间隔进行操作，使得RX信号与TX信号隔离。所接收的RF信号被LNA 834放大并且被滤波器836滤波来获得期望的RF输入信号。下变频混频器838(1)、838(2)将滤波器836的输出与来自RX LO信号发生器840的I和Q RX LO信号(即，LO_I和LO_Q)混频，以生成I和Q基带信号。I和Q基带信号由放大器(AMP)842(1)、842(2)放大，并且由低通滤波器844(1)、844(2)进一步滤波，以获得I和Q模拟输入信号，I和Q模拟输入信号被提供给数据处理器806。在该示例中，数据处理器806包括ADC 846(1)、846(2)，用于将模拟输入信号转换为数字信号，以由数据处理器806进一步处理。

在图8的无线通信设备800中，TX LO信号发生器822生成用于频率上变频的I和QTX LO信号，而RX LO信号发生器840生成用于频率下变频的I和Q RX LO信号。每个LO信号均是具有特定基频的周期性信号。TX锁相环(PLL)电路848从数据处理器806接收定时信息，并且生成用于对来自TX LO信号发生器822的TX LO信号的频率和/或相位进行调整的控制信号。类似地，RX PLL电路850从数据处理器806接收定时信息，并且生成用于对来自RX LO信号发生器840的RX LO信号的频率和/或相位进行调整的控制信号。

本领域技术人员将进一步理解，结合本文所公开的各方面描述的各种例示性逻辑框、模块、电路和算法可以被实现为电子硬件、存储器或另一计算机可读介质中存储并由处理器或其他处理设备执行的指令或者两者的组合。作为示例，本文描述的主设备和从属设备可以在任何电路、硬件部件、集成电路(IC)或IC芯片中采用。本文所公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地例示这种可互换性，上面一般地就其功能描述了各种例示性的部件、框、模块、电路和步骤。如何实现这样的功能与特定应用、设计选择和/或施加在整个系统上的设计约束相关。技术人员可以针对每个特定应用，以变化的方式来实现所描述的功能，但是这样的实现决策不应被解释为导致脱离本公开的范围。

结合本文所公开的各方面描述的各种例示性逻辑框、模块和电路可以利用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立门或晶体管逻辑、分立硬件部件或被设计为执行本文所述功能的任何组合来实现或执行。处理器可以是微处理器，但是备选地，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核心或者任何其他这样的配置)。

本文所公开的各方面可以以硬件和硬件中存储的指令来体现，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质被耦合到处理器，使得处理器可以从存储介质读取信息并且可以向存储介质写入信息。备选地，存储介质可以与处理器集成。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。备选地，处理器和存储介质可以作为分立部件而驻留在远程站、基站或服务器中。

还应注意，本文的任何示例性方面中描述的操作步骤被描述来提供示例和讨论。所描述的操作可以以除了所图示的序列之外的许多不同的序列来执行。此外，在单个操作步骤中描述的操作实际上可以在若干不同的步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可以被组合。应当理解，对于本领域技术人员来说是显而易见的是，流程图中所示的操作步骤可以进行许多不同的修改。本领域技术人员还将理解，信息和信号可以使用多种不同技术和科技中的任一种来表示。例如，在以上整个说明书中可能引用的数据、指令、命令、信息、信号、位、符号和码片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或任何组合来表示。

本公开的先前描述被提供来使得本领域任何技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员将是显而易见的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本公开内容不旨在限于本文描述的示例和设计，而是与符合本文所公开的原理和新颖特征的最宽范围一致。