阅读说明：本技术 具有非雪崩光电检测器的高灵敏度深度传感器 (High sensitivity depth sensor with non-avalanche photodetector ) 是由 S·马苏迪安 马嘉驹 于 2019-07-16 设计创作，主要内容包括：一种感测设备(100),包括：用于发射光的光源(101)；用于检测所发射的光的反射的光传感器(105)；以及对光传感器内的反射光检测进行响应的距离确定电路装置。光传感器包括：光电检测器(115),具有超过一个电子的光电荷存储容量；以及输出电路(117),响应于光电检测器内的光检测而以小于一百纳秒的延时生成输出信号。距离确定电路装置(119)响应于光电检测器内的光子检测,基于输出信号的转换来测量经过时间,并且基于经过时间来确定感测设备与产生所发射的光的反射的表面之间的距离。(A sensing device (100) comprising: a light source (101) for emitting light; a light sensor (105) for detecting a reflection of the emitted light; and distance determination circuitry responsive to detection of reflected light within the light sensor. The optical sensor includes: a photodetector (115) having a photocharge storage capacity for more than one electron; and an output circuit (117) responsive to the detection of light within the photodetector to generate an output signal with a delay of less than one hundred nanoseconds. Distance determination circuitry (119) measures an elapsed time based on the conversion of the output signal in response to photon detection within the photodetector, and determines a distance between the sensing device and a surface producing a reflection of the emitted light based on the elapsed time.)

具体实施方式

在本文的各个实施例中公开了具有多载流子光电阱深度和亚纳秒读出延时(或不超过几纳秒的延时)的光传感器，以及提供快速和/或确定的信号数字化的模拟前端(AFE)和时间-数字转换器(TDC)的对应实施例。当被部署在深度传感器或3D传感器中时，多光子灵敏度(即多电子或多空穴阱深度)与低延时读出和改进的AFE/TDC相结合，使得相对于常规的雪崩增益传感器能够显著改善深度感测(更高的灵敏度、更精细的分辨率)。

图1图示了具有光源101和低延时多光电阱光传感器105的深度传感器(或3D传感器)100的实施例，低延时多光电阱光传感器105即这样一种光传感器，其具有能够存储多个光电载流子的光电阱(与单光电载流子雪崩增益传感器相反)，并且在入射光子撞击出现时立即或在读出脉冲的几纳秒(或小于一纳秒)内，生成指示光电载流子累积(并且因此指示入射光子撞击)的传感器输出。参考详细视图110，例如，光传感器105包括可选的接收光学器件，以将入站(反射)光聚焦到低延时读出(LLR)多阱光电检测器115上，光电检测器115又经由模拟前端(AFE)117将检测信号输出到时间-数字转换器(TDC)119。TDC输出被提供给深度传感器100内的后端处理逻辑(未具体显示)，该后端处理逻辑最终确定并且输出测量数据。

图2图示了图1的低延时多光电阱光电检测器的实施例，在该情况中，其具有通过门控沟道(即，通过传输栅极125门控)互连的钉扎光电二极管(PPD)121和钉扎浮动扩散节点(PFD)123。读出控制器140在传输栅极125处断言传输栅极(TG)脉冲，以在PPD和PFD之间形成电荷传输沟道，并且因此将光电二极管中累积的光电荷传输到钉扎浮动扩散节点，以经由源极跟随器晶体管127读出。浮动扩散内的钉扎区域抵消了馈通到浮动扩散节点的TG脉冲，避免了困扰非钉扎浮动扩散结构的相对较长的浮动扩散建立(settle)时间(读出之前的延迟)，并且因此显著减小了TG脉冲断言与建立的输出信号之间的时间。在许多实施例中，例如，TG脉冲断言与输出信号建立(在晶体管127的源极端子处)之间的延迟从几百纳秒减少到小于100纳秒，并且更通常地减少到小于10纳秒或5纳秒或更少(例如3纳秒、2纳秒或1纳秒或甚至亚纳秒的间隔)，从而将光电检测器读出延时减少了两个以上数量级。钉扎光电二极管可以被设计为具有任何可行尺寸的光电阱(多光电载流子存储阱，SW)，并且浮动扩散节点同样可以被缩放以产生足够高的转换增益(根据PPD和PFD电容的比率)和低输入参考读出噪声以实现光子计数灵敏度。源极跟随器晶体管127因其在源极跟随器电路内的配置而被如此命名，该源极跟随器电路通过在该晶体管的栅极端子(钉扎浮动扩散节点123与其耦合)和源极端子之间的电压跟随动作来实现。更具体地，电流源131建立通过晶体管127的恒定偏置电流，以实现稳态的栅极-源极电压，该稳态的栅极-源极电压使得在晶体管127的源极端子处的光电检测器输出跟随钉扎浮动扩散节点(在晶体管127的栅极处)的电位-即，PFD电位的任何改变都将出现在SF晶体管的源极处，并且因此出现在输出到AFE的信号中。提供复位晶体管129以使得PFD和PPD能够复位，当读出控制器断言复位脉冲(RST)时，将PFD节点恢复到VDD(在该示例中)，并且当读出控制器并发地提高RST和TG信号时，将PFD和PPD存储节点两者恢复到VDD。

仍然参考图2，n+浮动扩散中的p+钉扎区域可以根据需要被缩放，以减轻由TG-FD电容耦合引起的TG脉冲馈通。参考物理截面150(示出了钉扎光电二极管的钉扎层和存储阱(SW)组件以及钉扎浮动扩散节点的钉扎区域和电容性存储(FD)区域)，传输栅极125(例如，通过掺杂多晶硅实现)被布置在表面氧化物上，以使增强沟道能形成在PPD和PFD之间的衬底153内。

图3图示了在图2的低延时多阱光电检测器内的示例性检测周期。在检测周期开始(150)处，读出控制器断言复位脉冲以将浮动扩散节点复位(在该示例中复位为VDD)，并且然后输出TG脉冲的行列，以迭代地采样钉扎光电二极管内的电荷积累水平。每个TG脉冲使得能够将收集的(生成的)光电荷从光电二极管的存储阱传输到钉扎浮动扩散节点(即，由于先前的TG脉冲断言而由PPD收集的任何电荷都将被传输到PFD并且因此改变PFD电位)，任何这种电荷传输都会产生输出电压阶跃，该电压阶跃具有根据传输的光电载流子的数目的幅度(dV₁、dV₂、dV₃)。注意，与在每个电荷传输事件之前(即，在每个TG脉冲之前)将浮动扩散复位(断言RST脉冲)的常规CMOS图像传感器相反，仅在光检测周期的开始执行浮动扩散复位操作，以将输出电压恢复到相对较高的值(复位值)。

在深度传感器或3D传感器内，AFE和TDC可以记录每个TG脉冲之后的光电检测器输出信号幅度和时序，以使后端逻辑/计算电路装置能够产生与飞行时间有关的深度测量结果(例如，确定输出信号低于检测阈值的时间，并且将该时间应用于深度测量计算)。通常，检测分辨率受TG脉冲周期时间(t_cyc)的限制，尽管测量结果生成逻辑可以在连续脉冲周期的电压逐步下降事件之间进行插值，以实现具有亚t_cyc分辨率的测量结果(例如，在检测周期的持续时间上对线性光子撞击轮廓进行建模，并且使用该线性轮廓的系数来估算给定tcyc间隔内的阈值交叉)。

图4图示了光电二极管复位序列(在停用的“盲阶段”期间同时进行RST和TG信号断言)，该序列可以在每个检测周期或每几个检测周期之后被执行，后一种方法使得能够对沿不同的光电阱填充点捕获的测量结果进行平均(即，可能校正电荷传输操作中的非线性)，并且在多个检测周期上摊销盲阶段开销。在所示的示例中，光电二极管复位操作结束时立即发射光脉冲(实现电快门，电快门可以用于清除热生成载流子和/或环境光产生的电荷)，并且TG脉冲序列输出在此之后不久开始或立即开始(即根据最小深度测量结果)。

在备选实施例中，可以从图2中所示的低延时光电检测器省略传输栅极125和钉扎浮动扩散节点123，以便钉扎光电二极管121连续地驱动源极跟随器晶体管127的栅极。由于不需要电荷传输操作，因此这种布置响应于光子检测而产生相对瞬时的输出，并且因此可以被应用于具有宽松的灵敏度要求的时间关键的系统中。

图5图示了图1中所示的低延时多光电阱光电检测器的备选实施例，在这种情况下，其具有基于JFET的器件201，该器件兼作多阱光电二极管(PD)203和源极跟随器晶体管205以驱动下游信号处理逻辑。如截面图220中所示，耗尽模式JFET的源极和沟道在双区域n掺杂存储阱(即，具有n掺杂区域221和较少重n掺杂区域223)上实现，而晶体管漏极在其中形成了双区域存储阱的p型衬底上实现。p型衬底和n型存储阱之间的p-n结有效地构成了在JFET下方的光电二极管装置(即，堆叠的JFET/PD结构)。从功能的角度来看，JFET的漏极内部连接到衬底并且被偏置到VSS(未显示连接)，而JFET的源极耦合到恒流源215(其自身耦合在VDD和JFET源极端子之间)。当光子撞击在硅内产生电子-空穴对时，电子(光电荷)被存储阱收集并且在JFET沟道周围的更重n掺杂区域(221)中累积，从而调制了存储阱的静电电位，并且因此调制了沟道中的耗尽区域(如在230处的虚线耗尽轮廓所示)的宽度，有效地改变了沟道电阻。因为通过沟道的电流由电流源215保持恒定，所以JFET的源极上的电压跟随存储阱的电位(即，当检测器被偏置在饱和区域内时)，并且因此与所吸收的光子数目成比例地改变。

图5的基于JFET的检测器提供了相对于钉扎光电二极管检测方案的许多优点。首先，不需要电荷传输操作，因为吸收的光子在检测器输出上产生瞬时电压改变，从而得到更高的时间分辨率，并且因此得到更高精度的深度测量结果。与基于MOSFET的检测器(例如，基于钉扎光电二极管的检测器)相比，由于进一步降低了来自源极跟随器的寄生电容和电压噪声，基于JFET的检测器还可以表现出更高的转换增益和更低的输入参考读出噪声，从而实现了单光子灵敏度。

图6图示了图5的基于JFET的光电检测器内的示例性操作序列。最初，在盲阶段期间，通过对复位栅极(图5的元件211)进行正向偏置(即断言RST以导通)来施加电快门，以清除(复位为VDD)光电二极管存储阱。在盲阶段结束时，发射光脉冲以开始深度感测(和/或3D成像)操作。此后，每个光子撞击在存储阱中产生光电子捕获，并且因此输出电压逐步下降，如在251处所示。输出电压改变的时序和幅度将由后续的读出电子装置(AFE/TDC电路装置)记录，以使得深度/距离/临近测量结果能够在后端处理逻辑内生成。

图7图示了垂直堆叠在如图5的检测器中的光电二极管之上的p型JFET晶体管的俯视图和截面图。在所示的实施例中，基于JFET的检测器包括：一对(p+)型重掺杂源极区域和漏极区域；用于收集和存储光电子的n型掺杂存储阱(SW)；将源极区域和漏极区域互连的p型掺杂沟道；以及氧化物填充的隔离沟槽(例如，使用浅沟槽隔离(STI)技术，基于注入的隔离等实现)，以将源极区域与p型衬底隔离。复位晶体管物理耦合到存储阱n型区域，以对存储阱进行复位操作，其中复位漏极被恒定偏置到高于晶体管的阈值电压的正电压(例如VDD)，并且复位操作可以通过正偏置复位栅极来断言。在备选实施例中，利用n型沟道实现基于JFET的检测器，这反转每个区域中的掺杂极性，同时维持相对掺杂浓度。

图8和图9图示了备选的基于JFET的光电检测器电路。在图8的实施例中，使用穿通二极管281、283实现了无栅极复位。穿通二极管与光电二极管的n型掺杂阱形成npn结。它通过对复位漏极n阱施加正脉冲来进行光电二极管的复位操作。与常规的复位晶体管的方法相比，它在复位栅极和电压输出节点(例如，光电二极管或浮动扩散)之间提供了更少的寄生电容，并且因此产生了更高的转换增益和更低的输入参考读取噪声。在图9的实施例中(其可以通过无栅极复位实现，或利用图5中所示的门控复位布置实现)，JFET被偏置以用作共源放大器(代替图5中所示的共漏极源极跟随器布置)，以提升检测器增益。更具体地，恒定电流源耦合在漏极和VSS(可接地)之间以偏置JFET漏极电位，而电阻控制晶体管291(RES)耦合在JFET源极和VDD之间以偏置JFET源极端子。

如上所述，诸如SPAD和SiPM的雪崩增益光电检测器仅具有单电子(光子)阱容量，因此在每次检测到的光子之后饱和，并且需要在下一次检测之前复位。有限的容量限制了检测器的能力。例如，如果全阱容量(FWC)高于一个电子，如在上述钉扎光电二极管和基于JFET的光电检测器的情况下，则光强度信息可以在检测周期期间被获取，并且被用于更多的信息性/描述性测量，例如，检测反射系数和检测所感测对象的纹理。更具体地，本文描述的钉扎光电二极管和基于JFET的光电检测器可以以远远超过单个光电子的阱容量来实现，例如2、3、5、10、100、1000或更多个光电子阱深度或更多(或在这些限制之间的任何阱深)，从而产生在整个/给定的光检测周期内逐渐改变的输出信号(例如，如图3和图6中所示)。在许多实施例中，能够捕获与在光电检测器饱和之前出现的连续光子接收事件(包括其中捕获了多于一个的光电子的事件或子间隔)相对应的检测内周期到达时间和强度信息的AFE和TDC，与这种多阱低延时光电检测器耦合，以实现这种周期内信息的高速读出。

在许多传感器系统实施例中，在模拟前端(AFE)内实现了高带宽、低噪声增益级，以放大低延时光电检测器输出信号并且为高速数字化准备信号，这实现了高灵敏度/高分辨率深度测量，该测量利用了由多载流子光电阱使其可用的附加传感器数据。通常，所需的AFE增益是特定于应用的，并且取决于检测器的转换增益和光电阱深度。例如，在需要相对低的时间分辨率和高灵敏度(即长距离/高空间分辨率深度测量)的应用中，可以使用具有极低读取噪声的低延时CMOS光电检测器(例如，如上所述的在浮动扩散中具有钉扎区域的CMOS光电检测器)和泵闸(pump-gate)接合(jot)(即，如美国申请15/301,267中所述)。电荷传输放大器(CTA)可以用于读出这些光电检测器(像素)。堆叠结构也可以用于增加像素内放大器的带宽。例如，可以如国际申请PCT/US17/22607中所解释的那样实现集群并联架构。在任何情况下，在由模拟前端放大之后，光电检测器输出信号可以由一个或多个反相器(根据需要)进行缓冲，并且被施加到TDC(例如，计数器和电路，以在检测到AFE输出高于预先确定或编程的阈值时锁存计数器输出)。

图10图示了具有并联放大路径的AFE/TDC的实施例，该放大路径具有逐步下降的增益，以触发相应寄存器内的锁存操作，即，锁存全局计数器310的输出，并且因此锁存在相应光子检测计数处的经过时间的测量。例如，当被耦合在具有lmV/e-转换增益的光电检测器与具有300mV触发阈值(即300mV或以上的锁存信号将触发寄存器内的锁存操作，从而在触发的时间点处记录全局计数)的寄存器311、313、315之间时，放大器321、323和325的增益分别被设置为300x(300伏每伏或300V/V)、150x和100x。通过这种操作，单个光子检测(单个光电子在光电二极管存储阱内的收集)将经由放大器级321在锁存器311的输入处产生锁存器触发信号(300mV)，以捕获检测事件的时间(即，响应于第一光子检测，锁存全局计数器的输出)。放大器级323和325内的较低增益水平将在寄存器313和315的锁存输入处产生阈值以下的输出信号(150mV和100mV)，使得那些寄存器保持戒备并且可用于锁存后续的全局计数值。因此，在检测到第二光子时，光电检测器输出信号从lmV翻倍到2mV，从而从放大器级323产生300mV的电压，以触发寄存器313内的计数锁存操作以捕获第二光子检测事件的时间(全局计数)。在检测到第三光子后，光电检测器递增另一个mV(到3mV)，以从放大器级325产生300mV输出，并且因此将全局计数(以及第三光子检测的时间)锁存在寄存器315中。在备选实施例中可以提供附加的AFE增益级和TDC寄存器，以相对于后续光子检测事件生成TDC输出(全局计数值捕获)，直到光电检测器的阱深度(饱和水平)。而且，具有光电检测器(阵列中的像素)的阵列的光传感器可以包括图10中所示的AFE/TDC单元的对应阵列(可以提供单个全局计数器以产生整个阵列的经过时间计数)。

图11图示了备选的AFE/TDC实施例，其中单个放大器级将经放大的光电检测器输出信号输出到具有相应并且逐步提高的锁存阈值的寄存器的锁存输入。继续示例性的lmV/e-转换增益光电检测器，具有100V/V增益的放大器级325驱动寄存器341、343和345的锁存输入，寄存器341、343和345具有相应的50mV、150mV和250mV的锁存触发阈值。通过这种布置，单个光子检测将产生100mV的放大器输出，并且因此触发寄存器341内的计数锁存操作(即，从放大器325输出的100mV超过寄存器341的50mV锁存阈值，但不超过寄存器343和345的150mV和250mV阈值)。第二光子检测将把全局计数器311的输出锁存在寄存器343内(即，放大器325将产生200mV的输出，该输出超过寄存器343的150mV锁存阈值)，并且第三光子检测将把全局计数锁存在寄存器345内(例如，来自放大器的300mV输出>寄存器345的250mV锁存阈值)。与图10的实施例一样，在备选实施例中，可以提供具有逐渐提高的锁存阈值的附加TDC寄存器，以相对于后续光子检测事件生成TDC输出(全局计数值捕获)，直到光电检测器的阱深度(饱和水平)。而且，具有光电检测器的阵列的光传感器可以包括图11中所示的AFE/TDC单元的对应阵列(尽管可以提供单个全局计数器来产生用于整个AFE/TDC阵列的经过时间计数)。

图10和图11中图示的AFE/TDC电路(特别是(多个)放大器级)可以在堆叠过程中被实现，以增加光电检测器IC的填充系数和/或减小光电检测器输出线(例如，列输出线)的长度(并且因此减小寄生电容)以增加AFE/TDC电路装置的带宽。在这种堆叠的多阱(非雪崩)深度感测传感器中，读出电路装置的全部或任何部分(包括AFE/TDC)可以与(多个)光电检测器单元共置在相同集成电路芯片上。备选地，读出电路装置可以全部或部分地被布置在逻辑芯片上，该逻辑芯片被键合或以其他方式被安装在具有承载光电检测器单元的传感器芯片的堆叠结构中(例如，包含读出电路装置的第一晶片与包含光电检测器的第二晶片的晶片键合，然后分离成两个裸片堆叠，其中光电检测器芯片的裸露外表面构成背面照明表面)。

本文公开的各种检测器、读出电路装置和物理配置可以使用计算机辅助设计工具来描述，并且作为体现在各种计算机可读介质中的数据和/或指令，就其行为，寄存器传输、逻辑组件、晶体管、布局几何形状和/或其他特性。可以实现这样的电路表达式的文件和其他对象的格式包括但不限于支持诸如C、Verilog和VHDL之类的行为语言的格式，支持诸如RTL的寄存器级别描述语言的格式以及支持几何描述语言如GDSII、GDSIII、GDSIV、CIF、MEBES和任何其他合适的格式和语言。计算机可读介质(其中可以实施这种格式化的数据和/或指令)包括但不限于各种形式的计算机存储介质(例如，光学，磁性或半导体存储介质，无论是以这种方式独立分布还是存储在操作系统中“原位”)。

当经由一个或一个以上计算机可读媒体在计算机系统内接收到时，可由计算机内的处理实体(例如，一个或一个以上处理器)处理上述电路的此类数据和/或基于指令的表达系统结合执行一个或多个其他计算机程序，包括但不限于网表生成程序、布局和路由程序等来生成这种电路的物理表现的表示或图像。这种表示或图像此后可用于设备制造中，例如，通过在设备制造过程中能够产生用于形成电路的各种组件的一个或多个掩模。

在前面的描述和附图中，已经阐述了特定的术语和附图符号以提供对所公开的实施例的透彻理解。在一些情况下，术语和符号可能暗示实践那些实施例不需要的细节。例如，任何特定阈值水平、放大水平、转换增益、组件数量、互连拓扑、传感器实现、组件元素等可以与以上在备选实施例中描述的那些不同。被描绘或描述为单独信号线的信号路径可以替代地由多个导体信号总线来实现，反之亦然，并且每个传送的信号可以包括多个导体(例如，差分或伪差分信令)。术语“耦合”在本文中用于表示直接连接以及通过一个或多个中间功能组件或结构的连接。设备“配置或编程”可以包括，例如但不限于，响应于主机指令将控制值加载到集成电路设备内的寄存器或其他存储电路中(并且因此控制设备的操作方面和/或建立设备配置)或通过一次性编程操作(例如，在设备生产期间在配置电路内熔断熔丝)，和/或将设备的一个或多个选定引脚或其他接触结构连接到参考电压线(也被称为捆扎)以建立设备的特定设备配置或操作方面(例如，放大因子、锁存阈值等)。术语“示例性”和“实施例”用于表示示例而不是优选或要求。而且，术语“可以”和“能够”可互换地用来表示可选的(可允许的)主题。任何一个术语的缺失都不应被解释为需要给定的特征或技术。

在不脱离本公开的更广泛的精神和范围的情况下，可以对这里给出的实施例进行各种修改和改变。例如，任何实施例的特征或方面可以与任何其他实施例结合应用或代替其对应特征或方面。因此，说明书和附图应被认为是说明性的而不是限制性的。