具体实施方式

本发明的一目的在于提供一种具有耐压机制的输出电路，以提高输出电路的耐压承受度，进一步提升输出电路的可靠度。

请参照图1。图1为本发明的一实施例中，一种具有耐压机制的输出电路100的电路图。输出电路100包含：P型晶体管MP1、N型晶体管MN1、耐压辅助N型晶体管MN2以及耐压辅助电路110。

P型晶体管MP1包含分别电性耦接于电压源HVD以及输出端O的第一源极S1、第一漏极D1，以及配置以接收第一输入信号IN1的第一栅极G1。N型晶体管MN1包含分别电性耦接于连接端NC以及接地端GND的第二漏极D2以及第二源极S2，以及配置以接收第二输入信号IN2的第二栅极G2。

耐压辅助N型晶体管MN2配置以提供类似电阻的作用，提供N型晶体管MN1一个耐压的机制，避免N型晶体管MN1在运行中由于电压的变化而受损。更详细地说，耐压辅助N型晶体管MN2包含分别电性耦接于输出端O以及连接端NC的第三漏极D3和第三源极S3。于一实施例中，耐压辅助N型晶体管MN2的第三栅极G3通过耐压辅助电路110电性耦接于电压源HVD，以持续通过耐压辅助电路110接收电压源HVD的电压，维持在导通的状态。

耐压辅助电路110可提供耐压辅助N型晶体管MN2一个耐压的机制，避免耐压辅助N型晶体管MN2在运行中由于电压的变化而受损。于一实施例中，耐压辅助电路110如图1所示，包含二极管DI以及电阻R。其中，二极管DI包含电性耦接于电压源HVD的阴极以及电性耦接于耐压辅助N型晶体管MN2的第三栅极G3的阳极。电阻R则电性耦接于电压源HVD以及耐压辅助N型晶体管MN2的第三栅极G3间。

以下将针对输出电路100的运行以及耐压的机制进行说明。

依据上述结构，输出电路100可以输出端O为界，区分为包含P型晶体管MP1的上半桥，以及包含N型晶体管MN1以及耐压辅助N型晶体管MN2的下半桥。并且，输出端O可通过例如，但不限于输出电路100还包含的电感L电性耦接外部电路(未示出)，以将输出端O的电压输出。

于一实施例中，输出电路100还包含输出驱动电路120，电性耦接于P型晶体管MP1以及N型晶体管MN1的第一栅极G1与第二栅极G2，并配置以产生第一输入信号IN1以及第二输入信号IN2至第一栅极G1与第二栅极G2。

在第一操作状态下，输出驱动电路120将产生分别为逻辑低准位的第一输入信号IN1以及第二输入信号IN2。因此，P型晶体管MP1将因为第一栅极G1受到逻辑低准位的第一输入信号IN1的控制而导通，并根据电压源HVD对输出端O注入电流。另一方面，N型晶体管MN1将因为第二栅极G2受到逻辑低准位的第二输入信号IN2的控制而关闭。

因此，在第一操作状态下，输出端O的电压将因为下半桥的关闭以及上半桥的导通而上升至逻辑高准位。

在第二操作状态下，输出驱动电路120将产生分别为逻辑高准位的第一输入信号IN1以及第二输入信号IN2。因此，P型晶体管MP1将因为第一栅极G1受到逻辑高准位的第一输入信号IN1的控制而关闭。另一方面，N型晶体管MN1将因为第二栅极G2受到逻辑高准位的第二输入信号IN2的控制而导通，并根据接地端GND对输出端O汲取电流。

因此，在第二操作状态下，输出端O的电压将因为下半桥的导通以及上半桥的关闭而下降至逻辑低准位。

在部分技术中，输出电路100并未设置耐压辅助N型晶体管MN2，而使N型晶体管MN1的第二漏极D2以及第二源极S2直接电性耦接于输出端O以及接地端GND。在这样的情形下，由于N型晶体管MN1的第二漏极D2与第二栅极G2间存在寄生电容的耦合效应，当输出端O操作在逻辑高准位时，将连带使第二栅极G2的电压跟着提高，进而使N型晶体管MN1的崩溃电压(break down voltage)下降。

当输出电路100操作的环境不佳而导致电压源HVD比额定的工作电压高时，将使输出端O的逻辑高准位具有更高的电压。N型晶体管MN1的第二栅极G2的电压将进一步抬高，促使崩溃电压再下降，造成N型晶体管MN1损坏。

通过耐压辅助N型晶体管MN2的设置，可提供一个电阻的效果，使N型晶体管MN1的第二漏极D2接收到电压源HVD的电压经过压降的结果。因此，耐压辅助N型晶体管MN2可使N型晶体管MN1不至于接收到过高的电压，降低N型晶体管MN1损坏的机率。

然而，对于耐压辅助N型晶体管MN2来说，亦会有相同的耐压问题存在。由于耐压辅助N型晶体管MN2的第三漏极D3与耐压辅助N型晶体管MN2的第三栅极G3间存在寄生电容的耦合效应，当输出端O在逻辑高准位时，将连带使第三栅极G3的电压跟着提高，进而使耐压辅助N型晶体管MN2的崩溃电压下降。

当输出电路100操作的环境不佳而导致电压源HVD较额定的工作电压为高时，将使输出端O的逻辑高准位具有更高的电压。耐压辅助N型晶体管MN2的第三栅极G3的电压将进一步抬高，促使崩溃电压再下降，造成N型晶体管MN1损坏。

耐压辅助电路110的电阻R虽然可以在输出端O操作于逻辑高准位时使耐压辅助N型晶体管MN2的第三栅极G3向电压源HVD导出电流，但是速度上较为缓慢。因此，耐压辅助电路110的二极管DI在输出端O操作于逻辑高准位时可提供快速的电流导通机制。当输出电路100操作的环境不佳而导致输出端O的逻辑高准位具有更高的电压而抬高第三栅极G3的电压时，将使耐压辅助N型晶体管MN2的第三栅极G3经由二极管DI向电压源HVD导出电流。

另一方面，于一实施例中，在第一操作状态以及第二操作状态之间，例如从第一操作状态过渡至第二操作状态或是从第二操作状态过渡至第一操作状态时，为避免短路的产生，可存在第三操作状态，以由输出驱动电路120产生逻辑高准位的第一输入信号IN1以及逻辑低准位的第二输入信号IN2。因此，P型晶体管MP1将受到逻辑高准位的第一输入信号IN1的控制而关闭。另一方面，N型晶体管MN1将受到逻辑低准位的第二输入信号IN2的控制而关闭。

在这样的情形下，由于电感L的电流连续性，耐压辅助N型晶体管MN2的基极的寄生二极管将产生电流由连接端NC流向输出端O，迫使输出端O产生比正常的逻辑低电位还要低的电压，造成耐压辅助N型晶体管MN2在第三栅极G3以及第三漏极D3间有较大的电压差。

因此，耐压辅助电路110的电阻R将可提供阻性机制，使第三栅极G3不会直接接收电压源HVD的输入。由于第三漏极D3和第三栅极G3间存在寄生电容的耦合效应，第三栅极G3可随着输出端O的电压下降而下降，避免耐压辅助N型晶体管MN2在第三栅极G3与第三漏极D3间的电压差过大而损坏。

于一实施例中，图1的输出电路100可还选择性地包含判断电路130，配置以判断电压源HVD的电压是否大于预设电压VP，并产生比较结果CR。输出驱动电路120将根据比较结果CR，在电压源HVD的电压大于预设电压VP时，使第一输入信号IN1为逻辑高准位以及使第二输入信号IN2为该逻辑低准位。因此，P型晶体管MP1将因为第一栅极G1受到逻辑高准位的第一输入信号IN1的控制而关闭。另一方面，N型晶体管MN1将因为第二栅极G2受到逻辑低准位的第二输入信号IN2的控制而关闭。

因此，通过判断电路130的判断机制以及输出驱动电路120根据比较结果CR的操作，输出电路100可在电压源HVD的电压过高时停止运行，提供保护的机制以避免内部的元件损坏。

请参照图2。图2为本发明另一实施例中，一种具有耐压机制的输出电路200的电路图。

与图1所示的输出电路100大同小异，输出电路200包含：P型晶体管MP1、N型晶体管MN1以及耐压辅助N型晶体管MN2，且其结构与运行方式与图1所示出的那些元件相同，故不在此赘述。

与图1所示的输出电路100不同的是，于本实施例中，输出电路200包含的耐压辅助电路210由耐压辅助P型晶体管MP2实现。

耐压辅助P型晶体管MP2的两个第四源/漏极SD41、SD42分别电性耦接于电压源HVD以及耐压辅助N型晶体管MN2的第三栅极G3，且耐压辅助P型晶体管MP2的第四栅极G4根据控制电压VC导通，以提供前述的阻性机制。

进一步地，耐压辅助P型晶体管MP2在第四源极S4、第四漏极D4间具有寄生二极管DIC，配置以提供前述的电流导通机制。

因此，本实施例中的耐压辅助电路210可通过耐压辅助P型晶体管MP2实现，使耐压辅助N型晶体管MN2具有优选的耐压承受度。

综上所述，本发明的输出电路可通过耐压辅助N型晶体管以及耐压辅助电路的设置，分别使N型晶体管以及耐压辅助N型晶体管具有更佳的耐压承受度，提高输出电路运行的可靠度。

虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。