具体实施方式

以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

图2A至图2E为本发明的电子封装件2的制法的剖面示意图。

如图2A所示，提供一多芯片封装体2a，其包括一承载结构20、多个电子元件21及一封装层22。

所述的承载结构20可为通过多个导电体200(可由底胶203包覆)相互电性堆叠的多载板201,202的形式，或为单一载板形式(如图4所示的承载结构40为封装基板)，本实施例以多载板形式进行说明，该载板例如为具有核心层与线路结构的封装基板、无核心层(coreless)形式线路结构的封装基板、具导电硅穿孔(Through-silicon via，简称TSV)的硅中介板(Through Silicon interposer，简称TSI)或其它板型，其包含至少一绝缘层及至少一结合该绝缘层的线路层，如至少一扇出(fan out)型重布线路层(redistributionlayer，简称RDL)。应可理解地，该承载结构20也可为其它承载芯片的板材，如导线架(leadframe)、晶圆(wafer)、或其它具有金属布线(routing)的板体等，并不限于上述。

于本实施例中，该承载结构20的载板制程方式繁多，例如，可采用晶圆制程制作线路层，通过化学气相沉积(Chemical vapor deposition，简称CVD)形成氮化硅或氧化硅以作为绝缘层；或者，可采用一般非晶圆制程方式形成线路层，即采用成本较低的高分子介电材作为绝缘层，如聚酰亚胺(Polyimide，简称PI)、聚对二唑苯(Polybenzoxazole，简称PBO)、预浸材(Prepreg，简称PP)、封装胶体(molding compound)、感光型介电层或其它材料等以涂布方式形成。

此外，该承载结构20可于后续制程中在其下侧形成多个导电元件24(如图2E所示)，供作为外部接点，以接置一如电路板的电子装置(图略)。具体地，该导电元件24可为如铜柱的金属柱、包覆有绝缘块的金属凸块、焊球(solder ball)、具有核心铜球(Cu coreball)的焊球或其它导电构造等。

所述的多个电子元件21相互分离地配置于该承载结构20上侧。

该电子元件21为主动元件、被动元件或其组合者，其中，该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。于本实施例中，该电子元件21为半导体芯片，其具有相对的作用面21a与非作用面21b及邻接该作用面21a与非作用面21b的侧面21c，并使该作用面21a的电极垫经由多个如焊锡材料、金属柱(pillar)或其它等的导电凸块210以覆晶方式设于该承载结构20上并电性连接该线路层，且以填充材23包覆所述导电凸块210；或者，该电子元件21可经由多个焊线(图未示)以打线方式电性连接该承载结构20的线路层；亦或，该电子元件21可直接接触该承载结构20的线路层。因此，可于该承载结构20上接置所需类型及数量的电子元件，以提升其电性功能，且有关电子元件21电性连接承载结构20的方式繁多，并不限于上述。

此外，该填充材23形成于该承载结构20与所述电子元件21之间，以令该填充材23包覆所述导电凸块210。于本实施例中，该填充材23例如为底胶，其还形成于所述电子元件21的相邻两者之间的间隙S中。具体地，该填充材23因毛细作用而延伸至该电子元件21的侧面21c上。

另外，形成至少一凹槽230于该间隙S中的填充材23上。例如，以切割、雷射或蚀刻等方式移除部分填充材23以形成该凹槽230，且该凹槽230的宽度由槽口往其槽底可一致或不一致。具体地，该凹槽230可呈锥状或漏斗状，但并无特别限制。

所述的封装层22形成于该承载结构20上及该凹槽230中，以包覆所述电子元件21与该填充材23。

于本实施例中，该封装层22具有相对的第一表面22a与第二表面22b，并以该第一表面22a结合该承载结构20，且该电子元件21的非作用面21b齐平该封装层22的第二表面22b，以令所述电子元件21外露于该封装层22的第二表面22b。

此外，形成该封装层22的材料为绝缘材，如聚酰亚胺(PI)、环氧树脂(epoxy)的封装胶体，其可用模压(molding)、压合(lamination)或涂布(coating)的方式形成，以填满该凹槽230，使该多个电子元件21的至少相邻两者之间形成有一间隔结构29，该间隔结构29包含多个材料，如该封装层22的材料及该填充材23等绝缘材。

另请参阅图3B及图3C，于其它实施例中，间隔结构39b,39c可为单一材料所构成，如图3B所示的填充材23或如图3C所示的封装层22的材料。应可理解地，该间隔结构也可依需求布设金属材以作为该电子元件21的屏蔽层。

另外，该间隔结构29连接于相邻该电子元件21之间，使所述电子元件21相互连接。

如图2B所示，形成至少一第一开口281于该间隔结构29上。

于本实施例中，经由切割、雷射或蚀刻等方式进行半切作业，移除部分封装层22及填充材23的材料以形成该第一开口281，且于该半切作业后，多个电子元件21的侧面21c仍保有间隔结构29。

此外，该第一开口281的壁面呈斜面P，且该斜面P延伸至该电子元件21的非作用面21b与该侧面21c的邻接边角处，以形成倒角。或者，如图3C所示的凹部38c，该第一开口381的斜面P’未延伸至该电子元件21，以令该电子元件21的非作用面21b与该侧面21c的邻接边角处仍呈尖锐角度，如直角。

如图2C所示，接续图2B所示，自该第一开口281处形成至少一第二开口282于该间隔结构29中的封装层22上，使该第一与第二开口281,282作为凹部28。

于本实施例中，经由切割、雷射或蚀刻等方式进行半切作业，移除部分封装层22的材料以形成该第二开口282，且该第二开口282未贯穿该间隔结构29的封装层22。

此外，如图2C及图3C所示，该凹部28,38c的制程包含多次半切作业(分别形成有第一与第二开口)，且第二次半切作业切出平直侧壁槽，以形成该第二开口282。或者，如图3A及图3B所示，可经由单一次半切作业形成该凹部38a,38b。

另外，经由该第一开口281,381的宽度d1大于该第二开口282的宽度d2的设计及第一开口281,381的斜面设计，以于制程中可将该第一开口281作为对位基准，而利于形成该第二开口282。

另外，如图2C’所示，于进行该凹部28的制程前，该承载结构20可先配置一中介板型载板202，待完成该凹部28的制程后，再将该中介板型载板202通过多个导电体200(可由底胶203包覆)电性堆叠于一封装基板型载板201上，以令相互电性堆叠的多载板201,202构成该承载结构20，如图2C所示。

如图2D所示，形成一结合层25于该电子元件21的非作用面21b及该封装层22的第二表面22b上，并外露出该凹部28。

于本实施例中，该结合层25为液态散热胶材，以作为导热介面材(ThermalInterface Material，简称TIM)。

如图2E及图2E’所示，经由该结合层25设置一散热件26于该多个电子元件21的非作用面21b上，再热固该结合层25。之后，形成多个导电元件24于该承载结构20下侧，且该导电元件24电性连接该承载结构20。

于本实施例中，该散热件26具有一散热体260与多个设于该散热体260下侧的支撑脚261，该散热体260为散热片型式，并以下侧接触该结合层25，且该支撑脚261经由粘着层27结合于该承载结构20上。

此外，经由该第一开口281,381的斜面P,P’以扩大相邻该电子元件21上的结合层25之间的距离L，使该结合层25于该散热体260压合后分别布设于各该电子元件21上而不会结合成一大面积片体(若该结合层25形成一大面积片体容易影响该电子封装件2的结构挠性)。应可理解地，单一次半切制程制作该凹部38a,38b，需通过调控该结合层25的用量，以避免该结合层25连接成一大面积片体。

另外，如图3A及图3B所示，若该结合层25受该散热件26挤压后会半填入该凹部38a,38b中，该结合层25可作为该电子元件21因受热变形、位移状况的挡止层，使相邻的电子元件21不会直接碰触。

另外，有关本发明的电子封装件2的种类繁多，并不限于上述。例如，图5所示的晶圆级芯片尺寸封装(Wafer Level Chip Scale Packaging)形式的电子封装件5，其中，嵌埋于封装层22中的多个电子元件21的作用面21a上形成该多个导电元件24，其凸出该封装层22的第一表面22a，供作为外部接点，以接置一如电路板的电子装置(图略)，其间隔结构59为单一材料构成，凹部58为单次半切制成，且散热件56为散热片形式。

因此，本发明的制法经由将多个电子元件21的相邻两者之间的间隔结构29,39b,39c,59切割出凹部28,38a,38b,38c,58，以加强所述电子元件21于相互连接后的可挠性，故能补偿后续封装制程中的热变化及避免翘曲(warpage)的问题。

此外，经由该凹部28,38c的斜面P的设计，不仅能作为后续半切该第二开口282的位置导正作用，且可使后续制作的结合层25于相邻两者相互之间的距离L增长，以避免该结合层25完全覆盖该凹部28,38c。

另外，经由该结合层25未完全覆盖该凹部28,38c，以维持所述电子元件21于相互连接后的较佳可挠性。此外，即使该结合层25相连接成一大面积片体而完全覆盖该凹部38a,38b，因该间隔结构29,39b中仍存在气室a，故所述电子元件21于相互连接后仍具有符合需求的可挠性。

另外，于形成该凹部28,38a,38b,38c后，经由保留于该电子元件21的侧面21c的间隔结构29,39b,39c，以避免该电子元件21与承载结构20之间的填充材23发生脱层的问题。

本发明还提供一种电子封装件2,4,5包括：多个电子元件21、至少一连接所述电子元件21的间隔结构29,39b,39c,59以及多个作为外部接点且电性连接该多个电子元件21的导电元件24。

所述的间隔结构29,39b,39c,59形成于该多个电子元件21的至少相邻两者之间，以令该间隔结构29,39b,39c,59连接于相邻该电子元件21之间，其中，该间隔结构29,39b,39c,59具有凹部28,38a,38b,38c,58。

于一实施例中，所述的电子封装件2,4还包括一承载及电性连接该多个电子元件21的承载结构20,40，其具有相对两侧，以令该多个电子元件21设于该承载结构20,40的相对两侧的其中一者，且该多个导电元件24设于该承载结构20的相对两侧的另一者上，以令该多个导电元件24经由该承载结构20,40电性连接该多个电子元件21。例如，该承载结构20为多载板形式，该承载结构40为单一载板形式。进一步，该多个电子元件21与该承载结构20,40之间形成有填充材23，且该填充材23还构成该间隔结构29,39b。

于一实施例中，所述的电子封装件2,4,5还包括一包覆该多个电子元件21的封装层22，且该封装层22还构成该间隔结构29,39c,59。

于一实施例中，该电子元件21具有相对的作用面21a与非作用面21b及邻接该作用面21a与非作用面21b的侧面21c，以令该间隔结构29,39b,39c,59连接该多个电子元件21的侧面21c。

于一实施例中，该间隔结构29包含多个材料。

于一实施例中，该凹部28,38a的壁面呈斜面P,P’。进一步，该斜面P延伸至该电子元件21。

于一实施例中，所述的电子封装件2,4,5还包括一结合至该多个电子元件21上的散热件26,56，其遮盖该凹部28,38a,38b,38c,58。进一步，该散热件26,56经由结合层25结合至该多个电子元件21上。例如，该结合层25填入该凹部28,38a,38b,38c,58中但未填满该凹部28,38a,38b,38c,58。

于一实施例中，所述的电子封装件5的导电元件24直接电性连接该多个电子元件21。

综上所述，本发明的电子封装件及其制法，主要经由该间隔结构的凹部的设计，以加强所述电子元件于相互连接后的可挠性，故能补偿后续封装制程中的热变化及避免翘曲的问题，以提升该电子封装件的可靠度。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。