具体实施方式

本文中描述的是用于改进模拟计算机的性能的装置和方法。所描述的装置和方法利用存在于模拟计算机中的高增益元件的增益的酌量减小，这种酌量减小是全局的(即跨越高增益元件的所有实例)或者是在高增益元件的有意义的块或子集中。

本领域技术人员将理解，在模拟计算机中，要求解的问题的常规解由模拟计算机内配置的运算放大器中的高增益的简化假设来确定。

如上所述，在一个输入(或一组输入)的“旧”解与新输入的“新”解之间存在某个有限持续时间的暂态。然而，不是等待这个有限的持续时间来获得新解，根据本方法，经验观察表明，如果模拟计算机的增益元件都降低到不足以在计算机网络内传播解的增益，则模拟计算机不需要执行从旧输入到新输入的暂态响应。

具体地，通过一系列步骤来举例说明本发明的方法：

首先，当旧输入状态存在于计算机上时，将模拟计算机内的计算元件的增益降低到不足以使增益元件传播信号的水平。这将导致当前输入的解退化：在增益趋于零的极限情况下，计算机内的电压和电流将减小到仅热扰动。因此，被假定为仍然存在于计算机输入处的信号无法通过计算元件传播，并且会在(在连接性方面中)距离输入足够远的元件中“消失”。

接下来，当模拟计算机处于这种增益不足的退化状态时，将输入(或一组输入)调整为新的输入值(或一组值)。这对计算机影响不大，因为上面第一步的效果是增益太低而无法对新问题求解。

最后，接着使计算元件的增益在应用新输入之后或同时稍微恢复到足以使模拟计算机的增益元件传播信号的增益水平，从而对现在由新输入呈现的问题求解。

该过程的好处在于，即使在存在这三个步骤的情况下，响应新输入所花费的时间也比在输入改变时增益不降低的情况下所导致的时间更短。这与本领域技术人员所期望的相反。例如，减小互补金属氧化物半导体(CMOS)逻辑芯片的电力供应通常会降低速度而不是提高速度；例如，计算机处理器会响应于可用功率的减小而变慢，因此性能会变慢而不是变快。

该过程可以被视为改变系统的“噪声容限”。如本领域中已知的，为了可检测及有用，信号必须超过必然伴随它的噪声足够的量，以便可以将信号与噪声区分开来；噪声容限是信号超过最小可接受量的比率。

在模拟计算机中，信号必须超过噪声至可容忍的错误率。由于噪声具有高斯分布并且理论上在幅度上是无限的，因此噪声容限可以被认为是信号必须超过以满足给定错误率的平均噪声的标准偏差的数目。例如，幅度为平均噪声的三个标准差的信号将被噪声超过约0.3％的时间，而幅度为平均噪声的六个标准差的信号将被噪声超过仅0.0000002％的时间。

使用噪声容限这个概念，本文中描述的方法可以被描述为允许模拟计算机的先前输入状态的噪声容限劣化到信号与噪声无法区分的程度，即噪声容限为零。然后应用新的输入，并且导致噪声容限增大。然后，所有信号开始与噪声脱离并且收敛到新的解。从噪声收敛至新状态比在现有已知系统中跨越噪声容限从旧状态过渡到新状态所需的时间要快。

因此，所描述的方法通过将非传播、噪声限制状态定义为两个解之间的中间状态来加速模拟计算机。此外，除了使模拟计算机运行得更快之外，如本领域技术人员根据本文的教导将理解的，这种加速可以转化为模拟计算机的降低功率操作。

可以帮助理解本方法的某种模拟情况是将杂货物品放置在超市货架上的问题。商店员工有装满物品的购物车，并且将物品按某种顺序(例如按字母顺序)放在货架上。在任务完成之后，经理认为这不是最佳安排，并且要求员工重新整理货架上的物品，使物品按食物类型而不是按字母顺序放置。

员工现在必须从货架上取下物品并且重新排列它们。由于若干个原因，这很耗时；员工必须将每个“错误”放置的物品从其位置移除，然后将其放置在新位置。但是该新位置可能已经被按先前顺序放置的另一个物品占用。因此，员工必须先移动其他物品，依此类推。

在该上下文中，该方法可以被认为是用于所有货架的开关，或者是用于一组货架中的各个货架的单独开关。在开关被激活时，开关会将所有物品扔回购物车。因此，员工必须重新开始，再次取出每件物品，这次按食物类型将物品排列在货架上。然而，由于没有物品仍然在其先前位置，因此员工永远不必从“错误”的位置移除物品，并且物品的新放置不会被先前放置的物品阻挡，因此该处理更快。

在购物车中的物品上架之前，物品被随机放入购物车中；因此，没有顺序，物品的“噪声容限”为零。在员工将物品上架时应用顺序，因此现在存在噪声容限。在这个示例中，通过在第一次按字母顺序上架的操作与第二次按食物类型上架之间将所有物品从货架上扔下而返回到无序状态比实际将所有物品直接从字母顺序移动到食物类型的排列要快。

图1示出了例如可以用在模拟计算机中的一种类型的增益元件。电路100将被本领域技术人员识别为一种类型的差分放大器，其被称为具有电阻负载以及附加的电流源I1的长尾对电路。电路100包括两个N型金属氧化物半导体场效应晶体管(MOSFET)M1和M2、分别连接在电源VDD与晶体管M1和M2的漏极之间的两个电阻R1和R2、放大器U以及电流源I1。

在这种情况下，放大器U是增益为1的压控电压源，并且将电阻负载R1与R2之间的电压差传送到输出Out并且因此传送到下一个电路。点REF是地，其为输入信号是高电平信号还是低电平信号设置阈值，并且允许放大器U输出与下一个相似增益元件兼容的信号。

然而，虽然放大器具有1的增益，但电路100可以具有大于或小于1的增益。在本方法中，电流源I1能够响应于开关或控制电路提供不同水平的电流(如下文进一步说明的)。图2a和图2b示出了当通过电流源I1的电流以2微安(μA)的步长从2μA变为8μA时电路100的变化特性。在一定的输入范围(此处为+400毫伏)内，在通过电流源I1的电流为2μA处，输出(y轴)相对于输入(x轴)的变化小于1，而在电流为8μA时增益大于1。

这是因为在通过电流源Il的电流水平足够低时，晶体管Ml和M2的跨导下降并且在晶体管的源极与漏极之间没有电流，因此没有电流流过电阻器Rl和R2，并且电路100没有输出。因此，通过降低通过电流源I1的电流，降低了电路100的增益。

因此，将诸如图1的电路100之类的增益元件的增益从不足以传播信号的水平增大到传播信号所需的水平的一种方式是添加使通过电流源I1的电流增大的开关或其他元件以及控制逻辑，该控制逻辑使开关或其他元件在适当的时间(即在电路100的输入变化之前不久或同时)这样做。下面参照图10描述减小元件增益的方法的另一个示例。

如果在输入信号发生变化后要增大增益，则可以使用某种类型的检测和控制电路或逻辑来确定输入发生了变化，并且作为响应而使增益元件的增益增大。例如，差分放大器电路可能足以检测即使很小的输入变化，然后生成控制信号以增大增益元件的增益；在足以让模拟计算机传播输入信号并且到达输出端的时间之后，再次降低增益。在某些情况下，可以在输入变化的同时将增益元件的增益增大到足以传播输入信号的水平；例如，如果输入以有规律的间隔变化，则可以使用定时电路，以基于与预期输入信号的定时对应的预选条件(即在预计输入信号会发生变化的预选时间或间隔处)来增大增益，然后在模拟计算机能够传播信号并且得出新的输出解的已知时间段之后再次将增益降低到不足以传播信号的水平。注意，在这种情况下，在输入变化的“同时”增大增益甚至可以包括：如果增益增大先于输入变化的时间太短以致于增益元件无法足以快速地响应以对先前的输入信号(如果有)进行操作，则略微在输入信号实际发生变化之前增大增益。替选地，如本领域技术人员根据本文的教导将理解的，输入信号稍微过早的问题可以通过使用逻辑元件来解决，所述逻辑元件例如是反相器、单位增益运算放大器或会引入可预测的短延迟的类似装置。

现在考虑当诸如图1的电路100的多个增益元件串联连接时会发生什么。图3是示出增益元件的这种布置的电路300的框图；增益元件被指定为U1，数字64表示有64个这样串联连接的增益元件。第一总输入A被施加到输出为输出X的第一增益元件；该输出x成为下一个增益元件的输入A，依此类推，直到最后一个增益元件的输出被视为总输出Y。

通过这样串联连接的增益元件，于是可以比较在两种不同情况下获得由总输入A表示的问题的解Y所花费的时间。在这个示例中，假设没有需要求解的问题，但电路的输出只是复制输入，无论如何，时间延迟固有地存在于常规方法或者本文中描述的方法中。

在一种情况即常规技术中，先前的输入和解被新的输入和解取代，如上所述，在常规的模拟计算机中会出现暂态，因此只有在新的总输入A通过所有64个有源增益元件传播以确定解Y之后才到达解。在第二种情况即本文中描述的本方法下，增益元件的增益已经减小到零，然后在特定时间点增大。

图4示出了在这两种情况下图3的电路300的集成电路重点模拟程序(“SPICE”)模拟的结果的曲线图。

输入信号、矩形时钟型信号由图4中的曲线A示出，而输出信号由曲线B示出。图4中的曲线C指示增益元件的增益变化。

如图4的曲线C所示，通过将通过电流源I1的电流从2μA增大到8μA，电路300中的增益元件的增益在65.01纳秒(nS)的时间处增大。如上所述，在此之前，增益元件的增益很低，因此没有信号从输入端传播，因此如曲线B所示输出为零。

一旦增益元件的增益在65.01nS处增大，电路就能够传播输入信号。注意，在这种情况下，没有任何增益元件具有先前状态，因为增益元件的增益先前为零。因此，当增益首次增大时，电路300根据本方法操作。如图4的曲线B所示，输出反映了65.12nS时间处的输入；换句话说，电路300从零增益的无序状态到达输出需要0.11纳秒或110皮秒(pS)。

现在，在增益高且随后不降低的情况下，电路300将继续操作，但现在以常规方式操作，即在由输入产生的输出与由改变的输入产生的下一个输出之间具有暂态。增益增大后输入的第一个变化是矩形信号在71.01nS处的下降沿；输出响应于该输入的变化而在72.14nS处变化。因此，从先前输出到新输出的过渡时间为1.13nS，是上述没有先前输出的0.11nS变化的10倍多。

随着输入信号的继续，输入的下一个变化是矩形信号在81.01nS处的上升沿。由于增益保持为高，电路300再次以现有技术的常规方式的操作。输出响应于输入信号的上升沿而在81.71nS处变化，因此导致0.7nS的过渡时间。虽然这比下降沿情况下的过渡时间短(这种由不同上升和下降时间导致的不对称并不少见)，但仍然是没有先前状态的情况的六倍多。

除了更快的处理时间之外，所描述的方法还有另外的好处；当在没有增益的情况下操作时，电路300使用的功率比以常规方式操作时要少得多。

在常规操作中，电路300的所有64个增益元件将需要8μA的通过Il的连续电流，总电流为512μA。相比之下，当以本文所述的方式操作时，除了电路300必须响应于输入的变化的时间段，即对于每个输入变化大约110pS(再次允许不同的上升和下降时间)外，每个增益元件仅需要2μA或128μA。因此可以看出，如果增益元件的增益在应用输入变化时增大，然后在获得新输出后减小，则消耗的总电流将仅略高于在常规操作中消耗的电流的四分之一。

图5是图3的电路300使用本文描述的本方法的操作的16个随机模拟的曲线图。如通过线502可以观察到，在增益增大的同时(在该示例中为65nS处)提供输入。图5中的阴影区域504是16个模拟中所有响应的轮廓。在最好的情况下，如在点506观察到的，电路300在65.1nS的时间(即小于100pS)之前到达输出端，而在最坏的情况下，如在点508处观察到的，输出在65.5nS的时间(即小于500pS)之前到达有效水平，即使给定增益元件的构造中的随机变化也是如此。这仍然小于在以常规方式操作的电路的理想化模拟中发现的1.13nS的时间的一半(如上面关于图4所讨论的)，因此证明了本方法的好处，即使在存在随机制造误差的情况下也是如此。

可以受益于本方法的一个领域是模拟人工智能(AI)处理单元的设计。模拟AI计算机可以使用本领域已知的AI网络的T模型实现方式由例如图1的电路100的多个电路构成。

众所周知，AI神经网络具有“层”。层数越高，本方法可以提供的益处越大，因为随着输入信号必须传播通过的层数增大，本方法的益处也增大。

图6是示出本领域已知的模拟神经网络600的框图。如图所示，神经网络600具有八层，每一层包括元件Xn，因此产生八个输出。每个元件Xn在一个竖直列中有8个神经元，每个神经元有8个电阻，因此每个元件Xn有64个权重；由于水平方向有8个元件Xn，因此总共有64个神经元和512个权重。

图7至图9同样示出了图6的AI神经网络600的八个输出之一在两种不同情况下(一种是现有技术的常规方式，另一种是本文描述的当前发明的方法)的比较。在图7至图9中，应用了每10nS交替一次的两种输入模式。在曲线702中，AI神经网络600的增益元件的增益在30nS的时间处随着输入模式的一次变化而同时增大；在曲线704中，增益在40nS处随着输入模式的另一次变化而同时增大。

当输入模式在40nS处从低变为高时，AI神经网络600处于常规操作中，因为增益自30nS以来一直很高，因此存在如上所述的先前输出状态和过渡时间。实线702示出了输出从其低电平(大约-300mV)切换到其高电平(+300mV)，并且如图8中更详细地观察到的那样，在点706处的46.61nS处达到高电平。

当在40nS处增益增大(同时输入从低变为高)时，AI神经网络600使用本发明的方法操作，并且没有先前状态(先前输出为零)。虚线704表明，虽然输出开始以错误的方向首先在部分708处为负，但是输出仍然在点710处的45.16nS处(图8)更快地达到其高电平。因此，使用本发明的方法，与常规操作中的在点710处的6.61nS相比，在点708处的5.16nS之后达到高电平输出，即比常规操作快约30％。

图7至图9还示出，即使当输入模式在另一个方向上切换时，本方法也导致在更短的时间内达到输出，即，允许上升和下降时间的不对称。当增益随着输入模式的变化在30nS处增大时，AI神经网络600再次通过本发明的方法操作，因为同样没有先前状态(先前输出为零)。此处，输出在点712处的3.28nS达到其低电平。

然而，当输入模式在50nS处改变时，AI神经网络600以常规方式操作，因为增益元件的增益没有降低。输出在54.37nS处(即4.37nS之后在点714处)返回其低电平。因此，将输入模式从高电平切换到低电平会导致使用本发明的方法在3.28nS之后而不是使用常规操作在4.37nS处达到低电平输出，仍然快了约30％。

图10示出了本方法的一个实施方式与提供有些相似功能但不使用本发明的方法的现有技术电路相比的框图。使用图10的电路进行的模拟提供了通过使用所描述的方法而不是现有技术获得的速度改进的另外的证据。

图10中的每个电路1002、1004和1006包含第一放大器Ul和第二放大器U2、反馈部件Rl和R2以及电容器Cl。放大器U1具有例如-10,000的增益，并且本领域技术人员将理解，放大器U1因此将作为具有由反馈部件R1和R2定义的信号增益(即增益–R1/R2)的高增益级操作，而第二放大器U2作为信号反相器操作，使得电路1002的输出不反相，并且电路1002的总增益为R1/R2。电容器C1为每个电路的增益定义了有限带宽，使得可以准确比较每个电路的延迟，否则对于电路1002、1004和1006的功能来说不是必需的。

在该示例中，每个电路1002、1004和1006连接在1000个这样的电路的链中，如由带括号的符号1002[1000]、1004[1000]和1006[1000]所示。相反，R2左侧和U2右侧的导线当从每个电路的重复实例中出现时，具有汇流排宽度为1000，因此在电路的每个重复实例中都不同。

R2左侧的汇流排上的上千个元件由以下组成：首先是最低有效位(LSB)位置的输入线In，然后是来自先前电路的输出汇流排Out的元件998至0。这种命名法导致X1的1000个实例的串联连接，因为In进入R2的第0元件，并且信号出现在汇流排Out的第0元件上。然后，汇流排的第0元件连接至下一个LSB，即重复电路的第一实例，其输出又是电路的第一实例的输出Out的第一元件，该第一元件连接至第二电路的实例，以此类推。通过这种命名法和总线的使用实现了所有一千个X1串联连接的预期结果。

当(如在本描述中)假设每个迭代实例可能不同时，以这种方式使用汇流排和迭代实例允许复杂电路的合理表示。正是迭代实例中的这种差异允许电路的变化以及类似于AI开发领域中常用的方法中的代码表达的网络的实现。

图10的电路1002是使用本发明的方法的实施方式。如上所述，本发明的方法具有降低增益元件的增益的装置；在电路1002中，这种装置被示出为具有接收控制信号C的控制端口的开关S1，控制信号C由确定控制信号C的状态的控制逻辑1008驱动。

如果控制信号C有效，则开关Sl闭合，从而显著降低增益，因为闭合开关Sl使电阻器Rl短路，将Rl/R2减小到接近零。注意，控制信号C为电路1002的所有1000个实例所共有并且由电路1002的所有实例接收，如从C到重复元件1002的导线不是汇流排而是具有宽度1这一事实所示。如果R1等于R2，则电路1002的标称增益为1。

图10的电路1006是用于模拟计算的线性放大器的示例，其不具有本方法的益处，因为电路1006不包含降低其增益的装置。与电路1002一样，如果R1等于R2，则电路1006的标称增益为1。

电路1004是本领域已知的逻辑门模型。在电路1004中，R1的值远高于电路1002或1006中的R1值。因此，电路1004的从R2输入到U2输出的增益高于电路1002或1006。然而，该增益受背对背二极管D1和D2的限制。结果是电路1004以类似于逻辑门的模式操作，即在标称零输入点附近存在高增益区域，但通过某种装置(在CMOS情况下通常是电力供应轨)将输出限制在有限范围内。

通过单独将电路1002、1004和1006中的每一个的1000个实例串联连接，可以创建测试台以同时比较用于信号处理的三种不同方法。

在该示例中，除了电路1004中的电阻器Rl被设置为100kΩ之外，所有电阻器Rl和R2都被设置为10kΩ的值。因此，电路1004的从R2输入到U2输出的增益标称为10，而不是电路1002和1006的情况下的1。

图11和图12是图10的电路的比较速度的曲线图。作为测试，每个串联电路1002、1004和1006的输入信号In被初始设置为-0.5V，并且在1nS的时间处切换到+0.5V。在电路1002中用作控制的信号C被初始设置为1V，保持开关S1闭合并且使电路1002保持在低增益、非传播状态。在4nS的时间(即输入变化之后3nS)处，信号C变为0V，断开开关S1并且增大电路1002中的增益，从而允许信号传播。In和C信号如图11的曲线A所示。

图11的曲线B示出了各种电路的响应。如曲线1104所示，图10的串联数字逻辑电路1004已在大约1.4微秒(μS)处切换。曲线1106示出了未使用本方法的图10的线性电路1006已在大约1μS处切换。因此，即使没有本发明的方法的益处，每个具有与逻辑门相同增益带宽积的线性放大器的链将比串联逻辑门更快地响应。注意，在这这些电路中的两个电路中，由于先前状态的存在，输出必须从低值改变。

使用本方法的图10的电路1002显示出最快的响应。在X轴上时间0处的增益变化之前，电路1004和1006分别处于先前状态，如曲线1104和1106所示。然而，电路1002处于零状态(如同链中的下一个门)，但是此时没有噪声容限，只有热变化。一旦输入信号和增益发生变化，所有三个电路都开始响应。如果100mV的输出信号是可接受的容限，如图11的曲线1102所示，则串联电路1002的输出从零状态升到大约800nS开始的水平，这再次明显快于分别在大约1.4μS和1.1μS处达到该输出电平的其他电路1004或1006，并且比电路1004或1006更快地接近其最终值。

受益于本方法的串联线性放大器电路1002与没有这种受益的1006之间的另一个比较见图12。这里假设输出不能被推定为有效，直到输出达到其一半值，或大约220mV，如图11所示。

图12是串联电路1002和1006中元件链中的位置与数字延迟百分比的关系的曲线图。曲线1202示出了使用本方法的图10的串联线性放大器电路1002的结果。曲线1206示出了没有本方法的益处的串联线性放大器电路1006的结果。

图12的X轴是对数的并且指示在串联电路中进行延迟比较的位置。Y轴是串联电路相对于图10的数字电路1004的速度改进的百分比。

如曲线1206中观察到的，随着连接元件数目的增大，与串联逻辑门相比，串联电路1006渐进地接近减小25％的延迟。使用本方法的串联电路1002表现出直至大约500个电路串联连接的更大的速度改进。在神经网络中使用多达20层的通常情况下，本方法可将速度提高约28％。

注意，这些结果也大大低估了模拟计算机在某些应用中相较于数字计算机的优势，因为复杂的计算可以在模拟计算机中在仅几个等效门延迟内完成。例如，配置成在128个分组上求解信号的傅立叶变换的模拟计算机需要8层模拟处理单元。如图12所示，这8个单元将在8个串联逻辑门的大约70％的时间内运行。

然而，在8个逻辑门延迟中，数字处理器中几乎什么也不能完成；在数字计算机中，傅立叶变换可能需要数以千计的门延迟等效量。因此，在某些类型的应用中，模拟计算可能比数字等效物快数千倍，通过使用本方法会甚至更快。

图13是电路1300的图，图13示出了本方法的某些方面，即当噪声容限减小时可以实现的速度的增大和控制机制。

电路1300中的元件U3是本领域已知的常规逆变器。R1和R2是理想电阻器，R1的电阻可以响应于端口C处施加的电压进行调节，该电压用作控制信号。如上可以是定时电路的检测的控制逻辑1302确定在端口C处施加什么电压。为了论证，R1可以是宏模型，即电气设备的代码模型。描述R1的代码模型的示例是：

AR1 AB i＝V(A,B)/(10k+V(C)*40k)(等式1)

这表明可调电阻器1在R1的A端与B端之间有电流流动，该R1基于端口C处施加的电压V(C)而变化，当V(C)为0伏时，对应于10千欧的电阻，当V(C)为1伏时为50千欧，当V(C)为10伏时为540千欧，等等(等式1中40千欧值的选择是任意的)。因此，当可提供高达1伏的控制信号时，R1可以在10千欧与50千欧之间调节。在这种情况下，R2的适当值是10千欧。

电路1300还包括缓冲器Ul和U2，缓冲器Ul和U2不改变施加到它们的电压而是用于降低反相器U3的电压增益。缓冲器U1防止流经R1的电流在反相器U3的输出上形成负载，缓冲器U2防止驱动输入端口的任何元件被电阻器R2加载。假设反相器U3的输入节点为高阻抗，因此不受输入节点上存在的电阻器R1和R2的影响。

如本领域中已知的，电路1300的增益受到反馈回路的限制，并且具有R1/R2的最高增益。因此，在V(C)趋于无穷大的限制下，电路1300看起来像现有技术的常规反相器。反相器U3的输入信号通过输入端口X、缓冲器U2和电阻器R2到达。输出信号出现在端口Y上，并且由于V(C)被假定为高电压，因此R1具有高阻抗并且对经由R2到达的输入信号没有影响。此外，R1的存在对反相器U3的输出没有影响，因为缓冲器U1去除了该电阻负载。

即使相对高的电压V(C)也不会显著限制逆变器的增益。例如，如果V(C)为10伏，则R1的值为540千欧。由于R2的值为10千欧，反相器U3的增益再次被电阻器R1和R2限制为R1/R2，即54；然而，这通常高于逆变器U3的固有增益或“自增益”。因此，信号从输入端口X传递到输出端口Y不受影响，不会受到本方法的可变增益方面的任何影响。

然而，随着控制信号电压V(C)降低，逆变器增益开始受到限制。如上所述，当V(C)为1伏时，R1的值实际上为50千欧，因此R1/R2＝5，逆变器增益限制为5。图13的电路1300因此可以用作可以将V(C)的变化值以及由此各种不同的增益应用于逆变器U3的“测试台”。

图14示出了在控制信号V(C)的不同值下通过32个图13的电路1300的串联实例发送从低电平(零)变为高电平(一)的逻辑信号的结果的曲线图。图14最右边的曲线10针对V(C)＝10v，并且对应于逆变器增益基本上不受限制的已知技术，其中不具有本方法的益处。Y轴显示该串联电路的输出。

图14的X轴显示了该串联电路将输出从低变为高所花费的时间，并且被标记以显示如现有技术中操作的该串联电路1300的延迟标称为零。从图14的其他曲线中可以看出，随着电压V(C)降低，输入信号能够更快地通过串联电路传播。

这展示了本方法的一个方面：事件链的延迟(无论是本示例中的逻辑延迟还是通过放大器链的模拟信号)都受到每个元件具有的增益的影响。这与本领域技术人员可能会想到的相反，本领域技术人员可能会想到延迟随着增益的减小而增大而不是在此处看到的延迟减小。

从该效果得出的一个可能结论是，如果需要一定的信噪比，则信号幅度必须超过电路中的噪声可计算的量。随着每个元件的增益降低，信号幅度也降低：这可以在图14中看到，其中波形的最高和最低电平随着增益的降低而变化。换句话说，降低了噪声容限即信号超过噪声的程度。在作为本方法的主题的某些配置中，降低噪声容限允许更高速度。

可能有争论的是，图14的结果虽然有趣并且证明了噪声容限与速度之间的折衷，但表明本方法是不实用的。首先，现有技术逆变器中的增益降低是通过反馈来限制其输出摆幅来实现的。众所周知，这会显著增大栅极功耗(因为如果保持在电力供应轨之间的电压，则CMOS逻辑门的输出会导致DC电流流过N型金属氧化物半导体(“NMOS”))和P型金属氧化物半导体(“PMOS”)器件)。

其次，根据误码率(BER)要求，降低的噪声容限即信噪比的降低将被认为是不可接受的。例如，如果需要每十亿位中一位的错误，则逻辑(或模拟)电路中的信噪比必须很高，这意味着噪声容限必须相对较大。满足理想的极低BER所需的噪声容限不会导致延迟减小。尽管如此，图14表明本方法可以通过使用动态地控制电路增益的控制信号(在本示例中为V(C))来加速电路的性能。

然而，噪声容限不必在整个操作时间保持在最终噪声容限。在计算间隔开始时(即，当电路第一次开始计算新结果时)，噪声容限可能很低，并且延迟很短，如上所述。随着计算间隔的展开，噪声容限上升，因此在计算间隔结束时，噪声容限大到足以支持所需的BER。

计算最终输出所需的某些内部计算(例如，电气参数的变化，例如逻辑门上的电压、运算放大器的输出或模拟计算机中的类似项)在噪声容限低时在计算间隔的第一部分中演变，因此受益于减小的延迟。由于这些计算中的一些发生在低噪声容限(计算间隔的第一部分的更高速度环境)期间这一事实，因此减小了达到期望误码率的总时间。这是本方法的另一个好处。

同样，本领域的一些技术人员将认识到，降低噪声容限的许多手段(例如降低CMOS逻辑电路或运算放大器的电源电压)不会导致速度的增大。然而，如上所述，本方法是这样一种情况：降低的噪声容限确实会导致速度增大，如图14所示。当然，对于图13的电路1300，仍有一些问题需要考虑。

如上所述，第一个问题是需要一定的噪声容限来满足给定的BER；同样如上所述，噪声容限在计算间隔内是可变的，并且在该间隔结束之前达到所需的噪声容限。第二个问题是图13的电路1300在低噪声容限、高速状态时消耗明显更多的功率。因此，图13的电路1300的速度-功率乘积可能不如没有从本方法中受益的电路。

在已知领域中有许多技术可用于加速计算机；例如，通过将工艺推进到亚10纳米尺寸，或者通过CMOS器件的并联(增大宽度)，可以改变栅极尺寸以在过渡期间提供更多电流。众所周知，这些都会导致某种速度-功率乘积：在技术路线图中的这一点上，速度-功率乘积具有特定值。目前的方法，如果要以消耗更多功率为代价来降低噪声容限并且提高速度，则可能是一种不太有用的创新。然而，本方法也可以改进速度-功率乘积。

现在将描述的本方法的实施方式减轻了图13的电路1300的这些问题。具体地，该实施方式利用了以下观察，计算设备无论是异步逻辑门链(例如，形成七段解码器的几个门的已知集合，或形成数字乘法器的非常多的门)还是一组互连的模拟计算元件(例如，配置成对微分方程求解的运算放大器)具有有限的操作时间以及精度(即，无显著BER)取决于上述噪声容限的最终结果。

注意，在本方法的每个示例中，具有对应于图13中电路1300的节点C上的信号V(C)的至少有一个控制信号。该控制信号将导致噪声容限在受益于本方法的系统的计算间隔中改变。

图15是使用可用于模拟计算机的本方法的差分电路1500的一个实施方式的电路图。

类似于图1的差分电路100，在电路1500中，差分放大器由接收非反相输入信号In的晶体管M6和M11以及接收反相输入信号“Inb”或“In-bar”(如本领域常见的那样，在图15中显示为In上面有一条线以表示反转)的晶体管M7和M11”形成。反相输出信号“Outb”(类似显示为“Out”上面有一条线)从晶体管M6和M10的公共漏极连接处出现，非反相输出信号“Out”从晶体管M7和M11的公共漏极出现。

这些节点Out和Outb反馈到由晶体管M2、M3、M4和M5以及晶体管M12、M13、M14和M15(后者在图15中称为子电路1502)形成的偏置控制装置，其等效于图1的电路100中的电流源I1。偏置控制对正常模式输出电压(即Out与Outb之间的电压差)不敏感，但响应于共模输出电压(Out和Out上的电压的平均值)。

将看到，如这里所示，晶体管M10至M15是NMOSFET，而晶体管M2至M7是PMOSFET，并且形成晶体管M10至M15的镜像。电路1500中的晶体管以低于源极-栅极电压的源极-漏极电压操作，并且除了流过输入设备的电流外，放大器不消耗任何电流。因此，当在计算间隔期间操作时，电路1500有效利用电流，如下文将描述的，该计算间隔是一小部分时间。

电路1500利用控制节点K，控制节点K可以将晶体管M2至M15与电源DVcc断开。当节点K上的电压为高电平时，PMOS器件M1截止，没有电流从电源流出。节点K还连接至晶体管M8和M9，晶体管M8和M9是NMOS器件。因此，当电源因节点K上的信号变高而断开时，输出端通过晶体管M8和M9与输入端短路。这样做是为了防止未知电压被输出而成为下一个串联电路的输入。

本领域技术人员将注意到，节点K与关断装置晶体管Ml和短路装置晶体管M8和M9的这种连接不需要如图15所示直接连接。可以使用两条单独的控制线，一个用于关断，另一个用于短路装置；这将允许两个动作的定时不同，这在某些情况下可能是有利的。例如，由于器件参数失配(可能是标称固定的或随源-漏电流而变化)，因此对断电和短路装置的单独控制可以减小计算误差。

这是因为该实施方式的改进的速度-功率乘积是通过将放大器电流减小到零并且在处于活动状态时(即，在计算间隔期间)使用虚拟接地配置来实现的。下面讨论的虚拟接地配置不会创建理想的虚拟接地，因为阈值电压的失配可能会使其不精确。当放大器被加电到活动状态时，该虚拟接地误差电压可以被存储在电容器上(如下所述)，并且通过首先给电路加电然后在短暂延迟之后移除短路装置来实现。这是对断电装置和短路装置的单独控制可能是有利的示例。

本领域技术人员将理解，如果输入共模电压可以是固定值(如可以通过使用如下所示的围绕电路1500的电容器来实现)，则可以省略由晶体管M12、M13、M14和M15形成的偏置控制装置1502，并且M10和M11的源极可以直接连接至接地端DGnd。

图16示出了在利用本方法的模拟计算机的元件的最简单配置下的电路1600，其中，图15的部件用作放大器U1。本领域技术人员将电路1600识别为虚拟接地配置，除了放大器U1的具体实现方式外，这是本领域已知的配置。

如上面关于图15的电路1500所讨论的，当节点K上的控制信号为高电平时，放大器Ul内的断电装置和短路装置二者都处于活动状态，因此电路1600处于静止状态。电容器C1和C2由放大器U1的内部短路装置短路。开关S1和S2将电容器C2和C4连接至输入信号节点In和Inb。只要需要，这种状态可能会一直存在；不进行计算，也不消耗功率。

当节点K上的控制信号变低时，计算间隔开始。此时，放大器U1内的增益元件通电，短路装置被去除。(如上所述，通过使用对短路和断电装置的单独控制，短路装置的去除可能会稍微延迟。在这种情况下，将存在其中放大器的偏移电压跨电容器C1和C3存储的间隔。这是本领域技术人员所理解的“开关电容器自动归零”。)

与向放大器Ul供电的同时，开关Sl和S2现在将电容器C2和C4的左侧接地(这是图16中所示的开关配置，如本领域中常规的用于虚拟接地配置)。由于连接至输入信号In和Inb所花费的时间，电容器C2和C4上带有电荷。该电荷转移到电容器C1和C3并且作为输出电压出现。当该电压出现时，计算间隔完成，并且电路可以通过将节点K上的控制信号再次驱动为高来返回到静态状态。图16的电路1600是本方法的一个实施方式的示例，但电路1600本身似乎实现了看似微不足道的事情，即电路1600在计算间隔期间将In和Inb之间的输入电压差传输到输出端子Out和Outb，如本领域公知的可能具有由电容器的比率确定的增益或衰减。然而，电路1600的动作仍然是潜在更复杂计算的基础。

图17的电路1700示出了可以如何使用图16的电路1600的多个实例来实现能够进行复杂计算，同时保留本方法的所述优点即更快的速度和降低的功耗的模拟计算机。

可以将电路1700视为图16的电路1600的多个实例的二维阵列。如图17所示，电路1700具有四个这样的实例，如四个放大器Ul至U4所示；再次，每个放大器U1至U4包含图15的电路1500的实例。电路1700中的电路1600的四个实例被布置成二维阵列，该二维阵列具有两行和两列，即具有放大器U1和U2的第一列以及具有放大器U3和U4的第二列，具有放大器U1和U3的第一行以及具有放大器U2和U4的第二行。在给定的配置中，阵列可以具有任何期望数目的电路1500的这种实例，因此可以具有任何期望数目的行和列。

每个放大器Ul至U4包含关于上面图15中的电路1500描述的关断和短路装置，并且都接收上面讨论的相同的控制信号。然而，为了便于表示，在电路1700中未示出接收控制信号的节点K以及将控制信号提供给每个放大器U1至U4的信号线。

以这种方式连接电路1600的多个实例允许电路1600的每个实例的实现的一些改变。首先，第一列中的每个放大器即放大器Ul和U2可以接收不同的输入信号。此外，可以通过在多个输入端与放大器之间添加电容器来使用单个放大器的多个输入；因此，例如，除了图16所示的电容器C2和C4之外，附加电容器C5和C6允许对放大器U1的附加输入，并且通过为电容器选择不同的值，还允许这些输入具有不同的权重。可以将这种附加电容器的使用应用于如图17所示的所有放大器U1至U4；然而，虽然图17显示了所有放大器U1至U4具有相同数目的输入，但这不是必需的，并且在给定的电路中，每个放大器在适当的情况下可以具有不同数目的加权输入。

此外，如图17所示，在第二列中的放大器的输入来自第一列中的放大器的输出的情况下，在第二行中不需要开关Sl和S2，因为将第一列放大器U1和U2连接至输入信号的开关的位置也由上述控制信号K操作。

本领域技术人员可以理解，本文中描述的和图中所示的列和行的布置类似于神经网络中神经元在层中的排列。与图17中的第一列一样，神经网络的第一层包括对输入电压进行采样的一些数目的开关，后续层直接连接至先前层的输出。因为给定放大器可以有任意数目的输入，所以层之间的连接可能是任意复杂的。此外，与电路1700中电容器的值的差异一样，可以对进入神经网络中每个神经元的电压总和进行任意加权。

图17的电路1700是简单的电路，用于展示如何使用本方法利用图15的电路1500中所示类型的多个放大器布置神经网络中使用的层和连接性。实际上，本方法的有用案例可以在每列或每层中具有4000个或更多这样的放大器，并且多达100个或更多这样的层。层之间的连接性将通过使用不同值的电容器创建所需的信号权重来实现。

当全局控制信号如上所述变低时，连接至输入端的电容器(例如电路1700中的电容器C2、C4、C5和C6)上的电荷被推入第一层的放大器(例如电路1700的放大器U1和U2)。这导致第一层的输出将电荷推入第二层，而这又将第二层的输出推入第三层(如果存在的话)。这是暂态，即如前所述的计算间隔。

在比图17复杂得多的级别上，将看到计算间隔是电荷从输入流动到网络的各个节点的时间。图17的电路和所有此类类似电路可以被视为“电荷再分配网络”，该“电荷再分配网络”操纵类似于该网络旨在求解的问题的电荷。放大器只需要在电荷重新分配发生时保持活动；一旦该活动平息，网络输出(图17的输出信号线Out1和Out2)上的电压就可以如本领域已知的那样被采样，并且整个网络的控制信号可以返回到高电平，从而如上所述地关断电力。注意，输出采样可以由使用本方法的复杂网络的第二实例完成。因此，可以级联许多这样的复杂网络，其中的每一个可以包含本发明中描述的数千个放大器元件。

可以由如上所述的网络求解的问题的一个示例是快速傅立叶变换(FFT)。模拟表明，包含略低于800个放大器元件(例如图15的电路1500)和适当值的相关电容器的电路能够在显著小于1nS的时间内计算FFT，这比数字计算机快许多倍，并且通常消耗数字等效物功率的千分之一。这种速度和功率的改进是本发明的效果。

本领域技术人员将注意到，以上描述主要涉及在其中每个放大器元件都是相同的诸如模拟计算机之类的设备中的使用，因此功能主要是通过使用围绕被描述为放大器的一组相同元件的不同加权元件来创建的。然而，本发明还有其他用途。

图18是电路1800的电路图，在电路1800中，通过定义哪个信号被认为是反相信号，图15的放大器可以变成任何类型的双输入门，使得AND，OR、NAND或NOR门都可以使用相同的电路构建。

电路1800添加了晶体管M16至M21。现在可以将输入视为逻辑信号，并且一侧的晶体管M6、M16、M10和M20以及另一侧的晶体管M7、M19、M21和M11的串联/并联布置创建双输入门。这个双输入门可以多次复制，然后直接连接而无需电容器，以形成本领域公知的数字网络。因此，电路1800类似于图13中的电路1300，因为它比等效的数字网络运行得更快；然而，与电路1300不同，电路1800将在较低功率下运行，电路1300消耗比已知技术所能达到的更多的功率。

本领域技术人员可能想知道由使用如图12所示的所述方法所导致的速度增大是否足够显著，以证明改变如上所述的电路增益所需的额外复杂性和电路是合理的。

然而，如上，在一些实施方式中，降低放大器电路的增益也降低了功耗(尽管这在图10的电路1002中并且非如此，因为放大器Ul中的电流不会通过将电路1002的电阻器R1短路而降低)。在上面对图6的讨论中，注意到在这种情况下使用本方法的操作将导致功耗降低近75％。

还考虑本方法在信号的傅立叶变换的计算中的应用。所需的傅立叶变换的重复率可以是例如每秒一百万次计算。然而，执行每个此类计算可能只需要10nS或更短时间。因此，增益元件只需要在大约1％的时间内处于活动状态，需要更高的功率。在这种情况下，可以看到本方法的全部好处，因为操作更快，通常甚至比几个逻辑门更快，并且使用低得多的功率，因为仅在实际计算期间才需要高功率。

图19是根据如上所述的本方法的一个实施方式操作模拟计算机的方法1900的流程图。

在可选步骤1902处，输入被施加到具有可变增益的多个增益元件，例如上面的电路100和1002，增益元件被放置在模拟计算机的适当电路配置中以对预定的、期望的问题求解。例如，增益元件可以是如图1中的电路100所示的类型，增加了用于减小来自电流源I1的电流的电路，或者如图2的电路1002。增益元件可以形成如图6所示的神经网络，或者可以被放置在不同的配置中以执行傅立叶变换或其他操作。步骤1902被认为是可选的，因为在输入首先应用于模拟计算机的情况下，将没有先前输入。

在步骤1904处，当电路的先前输出(如果有的话)存在时，增益元件的增益被降低到足够低以致输入信号不能通过电路传播的水平。如上所述，这可以在图1的电路100中通过减小通过电流源I1的电流或者通过闭合图10的电路1002中的开关S1来实现。

在步骤1906处，输入信号被改变为新值或一组新值，同时增益元件的增益保持减小。

最后，在步骤1908处，增益元件的增益增大到足够高以允许输入信号通过电路传播的水平，从而产生作为由模拟计算机表示的问题的解的输出。与步骤1904中增益减小相反，这可以在图1的电路100中通过增大通过电流源I1的电流或者通过断开图10的电路1002中的开关S1来实现。

如上所述，在一些实施方式中，增益元件的增益可以与输入信号的变化同时增大，而不是在输入信号变化之后增大。

与现有技术相比，根据本方法，可以由具有更快操作和更低功耗的串联增益元件构建模拟计算机。根据本文的教导，本领域技术人员将理解，可以根据这些原理构造模拟计算机。

上面已经参考几个实施方式说明了所公开的系统和方法。根据本公开内容，其它实施方式对于本领域技术人员将是明显的。可以使用除了上面实施方式中描述的那些配置之外的配置或者结合除了上述元件以外或不同于上述元件的元件，容易地实现所描述的方法和设备的某些方面。

例如，如本领域技术人员所熟知的，各种选择对于本领域技术人员将是明显的。此外，晶体管、其他电路和相关联的反馈回路、电阻器等的图示是示例性的；本领域技术人员将能够选择适合于特定应用的适当数目的晶体管和相关元件。

本公开内容旨在涵盖对实施方式的这些和其他变型，本公开内容仅由所附权利要求书限制。