阅读说明：本技术 基于非晶氧化物半导体浮栅晶体管的器件及制作方法 (Device based on amorphous oxide semiconductor floating gate transistor and manufacturing method ) 是由 何勇礼 万青 于 2020-11-06 设计创作，主要内容包括：本公开涉及一种基于非晶氧化物半导体浮栅晶体管的神经形态器件的制作方法,该晶体管可以包括源漏电极、沟道、叠层栅介质和栅电极,其中叠层栅介质为三层结构,包括电荷隧穿层、电荷存储层和电荷阻挡层。通过栅电极控制电荷存储层中电荷量的多少来控制源漏电极之间沟道层的电导,也就是调制突触器件的权重。进而将器件集成为交叉阵列结构,加速神经形态计算中的矩阵运算,以降低功耗。该制作方法与目前的大规模集成电路工艺兼容,适合大规模生产。(The transistor can comprise a source electrode, a drain electrode, a channel, a laminated gate dielectric and a gate electrode, wherein the laminated gate dielectric is of a three-layer structure and comprises a charge tunneling layer, a charge storage layer and a charge blocking layer. The conductance of the channel layer between the source electrode and the drain electrode is controlled by controlling the amount of charge in the charge storage layer through the gate electrode, namely, the weight of the synapse device is modulated. And furthermore, devices are integrated into a cross array structure, so that matrix operation in the neural morphology calculation is accelerated, and the power consumption is reduced. The manufacturing method is compatible with the current large-scale integrated circuit process and is suitable for large-scale production.)

基于非晶氧化物半导体浮栅晶体管的器件及制作方法

技术领域

本发明属于神经形态器件制作领域，特别涉及了一种基于非晶氧化物半导体浮栅晶体管的神经形态器件及其制作方法。

背景技术

近年来随着大数据时代的兴起，传统的冯·诺依曼计算机的能效瓶颈进一步凸显。受到人脑工作方式的启发，神经形态计算有望模拟人脑实现低功耗和实时交互计算，极大地提高计算效率。能够在硬件层面上实现神经形态计算是实现低功耗的关键。而人脑是由约1012个神经元和1015个突触组成的复杂神经网络。因此从底层器件出发开发具有神经元和突触特性的神经元器件，进而自下而上构建神经网络，对于构建人工神经形态系统具有重大意义。

发明内容

非晶氧化物半导体因其固有的高迁移率、高均一性、低温大面积制作以及与现有大规模集成电路工艺兼容等优点在平板显示应用和神经形态器件应用方面引起了人们广泛的关注。浮栅叠层栅介质中的电荷存储层存储电荷量的多少可以很方便地调节晶体管沟道的电导(G)，也就是对应于突触器件中的权重。如附图8所示，通过器件集成为交叉阵列结构，从而在物理上通过欧姆定律(电压x和电导G的乘积)和基尔霍夫定律(每一列进行电流求和)直接实现矢量和矩阵的乘法运算，而矩阵运算是现代神经网络中最耗时和最耗能的计算，因此此类交叉阵列电路可用于神经网络运算的加速器。

本申请提出一种基于非晶氧化物浮栅晶体管的神经形态器件，叠层栅介质中的电荷存储层主导突触权重更新。如附图6所示，当栅电极上施加较大正向编程电压时，电子从沟道注入浮栅。浮栅由于和外界没有电气连接，注入的电子会存在浮栅中，浮栅中的电子形成的电场会导致沟道层电导降低。如附图7所示，当栅电极上施加较大负向编程电压时，电子从浮栅释放到沟道中。浮栅中的电子泄放之后，导致沟道层电导变大。控制编程电压的大小和电压脉冲的时间可以控制浮栅中电子的数量，因此沟道层电导可以很方便的调制。

本发明提供了一种基于非晶氧化物半导体浮栅晶体管的神经形态器件，与目前大规模集成电路工艺相兼容，适合大规模集成。

为了实现上述技术目的，本发明的技术方案如下：

一种基于非晶氧化物半导体浮栅晶体管的神经形态器件的制作方法，包括以下步骤：

(1)在绝缘衬底上沉积氧化物半导体作为沟道层；

(2)定义源漏电极；

(3)生长电荷隧穿层；

(4)生长电荷存储层；

(5)沉积电荷阻挡层；

(6)定义顶栅电极。

进一步地，所述绝缘衬底的材质为玻璃、带氧化层的硅片、塑料或纸张。

进一步地，步骤(1)中用到的氧化物半导体为氧化锌、铟镓锌氧、铟锌氧、铟锡氧、铟钨氧或铝掺杂的氧化锌。

进一步地，步骤(2)中用到的源漏电极的材料为为高导电性的氧化物或金属。

进一步地，步骤(3)和(5)生长的电荷隧穿层和电荷阻挡层材料包括：氧化铝、氧化铪、氮化硅、氧化钇、氧化锆或氧化硅。

进一步地，步骤(4)生长的电荷存储层为高导电性氧化物，包括：氧化锌、铟锡氧、铟锌氧、铟钨氧或铝掺杂的氧化锌；以及介质材料氧化铪、氧化钽、氧化锆或氧化钇。

进一步地，步骤(6)中用到的顶栅电极的材料为高导电性的氧化物或者金属。

电荷存储浮栅结构对于沟道层电导的调制，也就是突触器件权重的调节，器件制作工艺和现有的大规模集成电路制造工艺兼容，适合大规模集成。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，并且相同或对应的标号表示相同或对应的部分其中：

图1是本发明一个实施例的器件制作流程图。

图2是本发明一个实施例的制作氧化物半导体沟道示意图。

图3是本发明一个实施例的定义器件源漏电极示意图。

图4是本发明一个实施例的器件隧穿层、电荷存储层和阻挡层沉积示意图。

图5是本发明一个实施例的顶栅电极定义示意图。

图6是本发明一个实施例的电子从沟道注入浮栅示意图。

图7是本发明一个实施例的电子从浮栅释放到沟道示意图。

图8是本发明一个实施例的器件交叉阵列结构。

附图标记说明：

1、绝缘衬底。2、氧化物半导体沟道层。3、晶体管源电极。4、晶体管漏电极。5、电荷隧穿层。6、电荷存储层。7、阻挡层。8、顶栅电极。9、电子。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

应当理解，本公开的权利要求、说明书及附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。本公开的说明书和权利要求书中使用的术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在此本公开说明书中所使用的术语仅仅是出于描述特定实施例的目的，而并不意在限定本公开。如在本公开说明书和权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。还应当进一步理解，在本公开说明书和权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本说明书和权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

下面结合附图来详细描述本公开的具体实施方式。

如图1所示，一种基于非晶氧化物半导体浮栅晶体管的神经形态器件的具体制作方法，包括如下步骤：

步骤(1)：在绝缘衬底上旋涂一层光刻胶，曝光显影，然后沉积氧化物半导体作为晶体管的沟道有源层2，采用剥离工艺(lift-off)方法除去多余的氧化物半导体，后续光刻方法同样采用lift-off工艺。

光刻之后同样也可以使用刻蚀工艺来除去多余的半导体层。氧化物半导体的材料可以是氧化锌、铟镓锌氧、铟锌氧、铟锡氧、铟钨氧或铝掺杂的氧化锌。

步骤(2)：同样，采用光刻的方法定义源漏电极3和4。

源漏电极的材料可以是金属或者高导电性的氧化物半导体。

步骤(3)：生长一层电荷隧穿层5。

电荷隧穿层可以是氧化铝，氧化铪，氮化硅，氧化钇，氧化锆或氧化硅。

步骤(4)：生长电荷存储层6。

电荷存储层可以是高导电性氧化物，包括：氧化锌、铟锡氧、铟锌氧、铟钨氧或铝掺杂的氧化锌；以及介质材料氧化铪、氧化钽，氧化锆或氧化钇。

步骤(5)：生长电荷阻挡层7。

阻挡层可以是氧化铝，氧化铪，氮化硅，氧化钇，氧化锆或氧化硅。

步骤(6)：采用光刻的方法定义顶栅电极8。

顶栅电极的材料可以是金属或者高导电性氧化物。

实施例1：

以基于顶栅结构的浮栅晶体管为例，说明器件制作的具体流程。如图5所示，晶体管从上到下依次为顶栅电极8、电荷阻挡层7、电荷存储层6、电荷隧穿层5、漏电极4和源电极3、半导体层2以及衬底1。其中衬底采用带有氧化层的硅片，氧化物半导体层2采用磁控溅射生长的铟镓锌氧，源电极3和漏电极4采用磁控溅射生长的铟锡氧，电荷隧穿层5采用原子层沉积生长的氧化铝，电荷存储层6采用磁控溅射生长的铟锡氧，阻挡层7采用原子层沉积生长的氧化铝，栅电极8采用磁控溅射生长的铟锡氧。具体方法如下：

在清洗好的带有氧化层的硅晶圆衬底上旋涂一层光刻胶，曝光显影之后，采用射频磁控溅射的方法溅射铟镓锌氧作为氧化物半导体层，生长温度为室温，厚度大约为30nm，然后采用lift-off工艺将多余的半导体层洗掉，后续的光刻也都采用lift-off工艺。接着再一次光刻，室温下采用直流磁控溅射的方法溅射铟锡氧作为源漏电极，厚度大约为100nm。然后采用原子层沉积生长厚度大约为6nm的氧化铝(水和三甲基铝为前驱体)作为电荷隧穿层，生长温度80℃。这里采用的隧穿层的厚度较低，主要是为了在栅极加较大电压的时候能够让电子在浮栅和沟道之间来回隧穿，从而能够调制沟道层电导。接着室温下采用直流磁控溅射方法生长一层厚度大约为15nm的铟锡氧作为电荷存储层。然后采用与电荷隧穿层相同的工艺生长一层大约30nm的氧化铝作为阻挡层。这里采用较厚的阻挡层厚度是为了降低器件漏电的可能。然后再进行一次光刻，定义顶栅电极，采用直流磁控溅射的方法生长一层厚度为100nm的铟锡氧作为顶栅电极。

实施例2：

同样以基于顶栅结构的浮栅晶体管为例，说明器件制作的具体流程。如图5所示，晶体管从上到下依次为顶栅电极8、电荷阻挡层7、电荷存储层6、电荷隧穿层5、漏电极4和源电极3、半导体层2以及衬底1。其中绝缘衬底采用玻璃，氧化物半导体层2采用磁控溅射生长的铟锌氧，源电极3和漏电极4采用热蒸发的铝金属，电荷隧穿层5采用等离子体增强化学气相沉积方法生长的氮化硅，电荷存储层6采用磁控溅射生长的氧化钽，阻挡层7采用等离子体增强化学气相沉积方法生长的氮化硅，栅电极8采用热蒸发的铝金属。具体方法如下：

在清洗好的玻璃衬底上旋涂一层光刻胶，曝光显影之后，采用直流磁控溅射的方法溅射铟锌氧作为氧化物半导体层，生长温度为室温，厚度大约为25nm，然后采用lift-off工艺将多余的半导体层洗掉，后续的光刻也都采用lift-off工艺。接着再一次光刻，采用热蒸发的方法蒸发金属铝作为源漏电极，厚度大约为30nm。然后采用等离子体增强化学气相沉积系统沉积6nm厚的氮化硅(硅烷和氮气为前驱体)作为电荷隧穿层，生长温度为室温。这里采用的隧穿层的厚度较低，主要是为了在栅极加较大电压的时候能够让电子在浮栅和沟道之间来回隧穿，从而能够调制沟道层电导。接着室温下采用磁控溅射方法生长一层厚度大约为15nm的氧化钽作为电荷存储层。然后采用与电荷隧穿层相同的工艺生长一层大约30nm的氮化硅作为阻挡层。这里采用较厚的阻挡层厚度是为了降低器件漏电的可能。然后再进行一次光刻，定义顶栅电极，采用热蒸发的方法生长一层厚度为30nm的铝作为顶栅电极。

实施例3：同样以基于顶栅结构的浮栅晶体管为例，说明器件制作的具体流程。如图5所示，晶体管从上到下依次为顶栅电极8、阻挡层7、电荷存储层6、电荷隧穿层5、漏电极4和源电极3、半导体层2以及衬底1。其中绝缘衬底采用塑料柔性衬底，氧化物半导体层2采用磁控溅射生长的氧化锌，源电极3和漏电极4采用磁控溅射的钼金属，电荷隧穿层5采用原子层沉积生长的氧化铝，电荷存储层6采用原子层沉积生长的氧化铪，阻挡层7采用原子层沉积生长的氧化铝，栅电极8采用电子束蒸发的Ti/Au。具体方法如下：

在清洗好的塑料衬底上旋涂一层光刻胶，曝光显影之后，采用直流磁控溅射的方法溅射氧化锌作为氧化物半导体层，生长温度为室温，厚度大约为25nm，然后采用lift-off工艺将多余的半导体层洗掉，后续的光刻也都采用lift-off工艺。接着再一次光刻，采用直流磁控溅射的方法溅射金属钼作为源漏电极，厚度大约为30nm。然后采用原子层沉积生长氧化铝/氧化铪/氧化铝作为隧穿层/电荷存储层/阻挡层，厚度为为6nm/8nm/30nm。这里采用的隧穿层的厚度较低，主要是为了在栅极加较大电压的时候能够让电子在浮栅和沟道之间来回隧穿，从而能够调制沟道层电导。采用较厚的阻挡层厚度是为了降低器件漏电的可能。然后再进行一次光刻，定义顶栅电极，采用电子束蒸发的Ti/Au作为顶栅电极，厚度为10/30nm。

以上示例性实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案路线上所做的任何改动，均落入本发明的保护范围之内。