阅读说明：本技术 高速差分分频器 (High-speed differential frequency divider ) 是由 金银姬 于 2020-07-27 设计创作，主要内容包括：本发明公开一种高速差分分频器,用以将一对差分信号分频,包括分频电路以及驱动电路。分频电路包括第一分频子电路及第二分频子电路。该第一分频子电路将该对差分信号的一个进行分频,并且产生频率为该对差分信号的一半的第一对输出差分信号。该第二分频子电路将该对差分信号的另一个进行分频,并且产生频率为该对差分信号的一半的第二对输出差分信号；其中,该第一对输出差分信号与该第二对输出差分信号中信号的相位组成相位差为90°的等差序列。该驱动电路耦接该第一分频子电路以及该第二分频子电路,用以缩短该第一对输出差分信号以及该第二对输出差分信号的电平翻转时间。(The invention discloses a high-speed differential frequency divider which is used for dividing frequency of a pair of differential signals and comprises a frequency dividing circuit and a driving circuit. The frequency dividing circuit comprises a first frequency dividing sub-circuit and a second frequency dividing sub-circuit. The first frequency-dividing subcircuit divides one of the pair of differential signals and generates a first pair of output differential signals having a frequency that is one-half of the pair of differential signals. The second frequency-dividing subcircuit frequency-divides the other of the pair of differential signals and generates a second pair of output differential signals having a frequency that is half of the pair of differential signals; wherein the phases of the signals in the first pair of output differential signals and the second pair of output differential signals form an equal difference sequence with a phase difference of 90 °. The driving circuit is coupled to the first frequency-dividing sub-circuit and the second frequency-dividing sub-circuit for shortening level-flipping time of the first pair of output differential signals and the second pair of output differential signals.)

高速差分分频器

技术领域

本发明涉及一种分频器，特别涉及适用于将高速差分信号进行分频的一种分频器。

背景技术

在高速传输协议，例如PCI-E协议的应用中，通常需要分频器来将欲传输的时钟信号进行分频，并且产生不同相位的多个时钟信号以供后续串行设备使用。一般使用串接的D触发器对时钟信号进行二分频、四分频、八分频之类的操作，然而，随着通信技术的演进，传输数据的速度愈来愈快，支持后续串行设备进行数据采样的时钟信号频率越来越高，数量越来越多，需要被分频的时钟信号频率则更高，传统的串接的D触发器的分频器无法继续负荷例如8GHz、16GHz、20GHz的高频时钟信号的分频操作，也无法产生多个等相位差的时钟信号，并会造成输入时钟信号分频后的失真。

发明内容

依据本发明一实施例的分频器，用以将一对差分信号分频，该分频器包括分频器及驱动电路。该分频器包括第一分频子电路及第二分频子电路。该驱动电路包括第一驱动电路及第二驱动电路。该第一分频子电路将该对差分信号的一个进行分频，并且产生频率为该对差分信号的一半的第一对输出差分信号。该第二分频子电路将该对差分信号的另一个进行分频，并且产生频率为该对差分信号的一半的第二对输出差分信号。该第一对输出差分信号与该第二对输出差分信号中信号的相位组成相位差为90°的等差序列。该第一驱动电路耦接该第一分频子电路，用以缩短该第一对输出差分信号的电平翻转时间。该第二驱动电路耦接该第二分频子电路，用以缩短该第二对输出差分信号的电平翻转时间。

附图说明

图1为本发明一实施例的分频器100的电路图。

图2为本发明一实施例的分频器200的电路图。

图3为图1的分频器100在节点0、节点90、节点180及节点270产生的输出信号的时序图。

图4为图2的分频器200在节点0、节点90、节点180及节点270产生的输出信号的时序图。

图5为本发明一实施例的分频器500的电路图。

具体实施方式

本发明参照附图进行描述，其中遍及图式上的相同参考数字标示了相似或相同的组件。上述附图并没有依照实际比例大小描绘，其仅仅提供对本发明的说明。一些发明的形态描述于下方作为图解示范应用的参考。这意味着许多特殊的细节，关系及方法被阐述来对这个发明提供完整的了解。无论如何，本领域技术人员将认识到若没有一个或更多的特殊细节或用其他方法，此发明仍然可以被实现。以其他例子来说，众所皆知的结构或操作并没有详细列出以避免对这发明的混淆。本发明并没有被阐述的行为或事件顺序所局限，如有些行为可能发生在不同的顺序亦或同时发生在其他行为或事件之下。此外，并非所有阐述的行为或事件都需要被执行在与现有发明相同的方法之中。

图1为本发明一实施例的分频器100的电路图。如图1所示，分频器100包括分频子电路102及分频子电路104。分频子电路102接收差分信号中的信号CKI，并且通过P型晶体管P1、P2及N型晶体管N1、N2、N3的操作，将信号CKI转换为在节点Q0输出的相位为0°的输出信号，及在节点Q180输出的相位为180°的输出信号。相同地，分频子电路104接收该对差分信号中的信号CKB，其中信号CKI与信号CKB的相位差为180°。分频子电路104通过P型晶体管P3、P4及N型晶体管N4、N5、N6的操作，将信号CKB转换为在节点Q90输出的相位为90°的输出信号，及在节点Q270输出的相位为270^°的输出信号。

如图1所示，当信号CKI由低电平向高电平翻转并维持在高电平时，信号CKB由高电平向低电平翻转并维持在低电平，N型晶体管N3导通，而N型晶体管N6关断，使得分频子电路102保持在工作状态而分频子电路104保持在关断状态，此时相位为0°及相位为180°的输出信号翻转，而相位为90°的及相位为270°的输出信号不变。当信号CKI由高电平向低电平翻转并维持在低电平时，信号CKB由低电平向高电平翻转并维持在高电平，N型晶体管N3关断，而N型晶体管N6导通，使得分频子电路102关断而分频子电路104导通，此时相位为0°及相位为180°的输出信号不变，而相位为90°的及相位为270°的输出信号翻转。也就是说，为差分信号的信号CKI、CKB同时驱动对应的分频子电路，将产生4个90°等相位差的输出信号，且信号CKB与信号CKI各自翻转2次，会使这4个90°等相位差的输出信号，即相位为0°及相位为180°的输出信号、相位为90°及相位为270°的输出信号各自翻转1次，而使相位为0°、相位为180°、相位为90°及相位为270°的输出信号的频率为信号CKB及信号CKI频率的一半。

分频器100适用于包括信号CKI及信号CKB的差分信号的频率较低的情况，例如低于2GHz。若该对差分信号的频率较高，分频器100中的P型晶体管P1、P2、P3、P4及N型晶体管N1、N2、N3、N4、N5、N6的反应速度不能满足所输入该对差分信号的频率的要求，因而导致该差分信号分频后的失真。

图2为本发明实施例的分频器200的电路图。如图2所示，分频器200根据一对差分信号，例如包括信号CKI、CKB的一对差分信号(或称差分信号CKI、CKB)在节点Q0上产生相位为0°的输出信号、在节点Q180上产生相位为180°的输出信号、在节点Q90上产生相位为90°的输出信号，以及在节点Q270上产生相位为270°的输出信号。其中，相位为0°的输出信号、相位为90°的输出信号、相位为180°的输出信号及相位为270°的输出信号的频率为信号CKI或信号CKB的频率的一半，并且其各自的相位组成以90°为相位差的等差序列。举例来说，在一些实施例中，差分信号CKI、CKB的频率为20GHz，本发明的分频器200可将差分信号CKI、CKB转换为频率为10GHz的相位为0°的输出信号、相位为90°的输出信号、相位为180°的输出信号及相位为270°的输出信号。

分频器200包括分频子电路202、分频子电路204、第一驱动电路206，及第二驱动电路208。分频子电路202对该对差分信号CKI、CKB进行分频，并且产生频率为差分信号CKI、CKB的一半的第一对输出差分信号，亦即在节点Q0的相位为0°的输出信号及在节点Q180的相位为180°的输出信号。分频子电路204对差分信号CKI、CKB进行分频，并且产生频率为差分信号CKI、CKB的一半的第二对输出差分信号，亦即在节点Q90的相位为90°的输出信号及在节点Q270的相位为270°的输出信号。此外，第一驱动电路206耦接分频子电路202，用以缩短相位为0°的输出信号及相位为180°的输出信号的电平翻转时间。第二驱动电路208耦接分频子电路204，用以缩短相位为90°的输出信号及相位为270°的输出信号的电平翻转时间。至于第一驱动电路206及第二驱动电路208是如何缩短各个不同相位的输出信号的电平翻转时间，将会在下文进行描述。

分频子电路202包括P型场效应晶体管P1、P2、P5及N型场效应晶体管N1、N2、N3。第一驱动电路206包括N型场效应晶体管N7、N8。P型场效应晶体管P1的栅极连接至P型场效应晶体管P2的漏极及节点Q0，并且P型场效应晶体管P2的栅极连接至P型场效应晶体管P1的漏极及节点Q180。P型场效应晶体管P5的栅极耦接信号CKB，P型场效应晶体管P5的漏极连接N型场效应晶体管N7的漏极。N型场效应晶体管N1的漏极连接至节点Q180，N型场效应晶体管N2的漏极连接至节点Q0，并且N型场效应晶体管N1的源极连接至N型场效应晶体管N2的源极。N型场效应晶体管N3的栅极耦接信号CKI，并且N型场效应晶体管N3的漏极连接至N型场效应晶体管N1、N2的源极。N型场效应晶体管N7的栅极耦接节点Q270及N型场效应晶体管N1的栅极，N型场效应晶体管N7的源极连接至节点Q0。N型场效应晶体管N8的栅极耦接至节点Q90及N型场效应晶体管N2的栅极，N型场效应晶体管N8的漏极连接至N型场效应晶体管N7的漏极，并且N型场效应晶体管N8的源极连接至节点Q180。

分频子电路204包括P型场效应晶体管P3、P4、P6及N型场效应晶体管N4、N5、N6。第二驱动电路208包括N型场效应晶体管N9、N10。P型场效应晶体管P3的栅极连接至P型场效应晶体管P4的漏极及节点Q90，并且P型场效应晶体管P4的栅极连接至P型场效应晶体管P3的漏极及节点Q270。P型场效应晶体管P6的栅极耦接信号CKI，P型场效应晶体管P6的漏极连接N型场效应晶体管N9的漏极。N型场效应晶体管N4的漏极连接至节点Q270，N型场效应晶体管N5的漏极连接至节点Q90，并且N型场效应晶体管N4的源极连接至N型场效应晶体管N5的源极。N型场效应晶体管N6的栅极耦接信号CKB，并且N型场效应晶体管N6的漏极连接至N型场效应晶体管N4、N5的源极。N型场效应晶体管N9的栅极耦接节点Q0及N型场效应晶体管N4的栅极，N型场效应晶体管N9的源极连接至节点Q90。N型场效应晶体管N10的栅极耦接至节点Q180及N型场效应晶体管N5的栅极，N型场效应晶体管N10的漏极连接至N型场效应晶体管N9的漏极，并且N型场效应晶体管N10的源极连接至节点Q90。

如图2所示，当信号CKI由低电平向高电平翻转并维持在高电平时，信号CKB由高电平向低电平翻转并维持在低电平，N型晶体管N3导通，而N型晶体管N6关断，使得分频子电路202保持在工作状态而分频子电路204保持在关断状态，此时相位为0°及相位为180°的输出信号翻转，而相位为90°的及相位为270°的输出信号不变。当信号CKI由高电平向低电平翻转并维持在低电平时，信号CKB由低电平向高电平翻转并维持在高电平，N型晶体管N3关断，而N型晶体管N6导通，使得分频子电路202关断而分频子电路204导通，此时相位为0°及相位为180°的输出信号不变，而相位为90°的及相位为270°的输出信号翻转。也就是说，为差分信号的信号CKI、CKB同时驱动对应的分频子电路，将产生4个90°等相位差的输出信号，且信号CKB与信号CKI各自翻转2次，会使这4个90°等相位差的输出信号，即相位为0°及相位为180°的输出信号、相位为90°及相位为270°的输出信号各自翻转1次，而使相位为0°、相位为180°、相位为90°及相位为270°的输出信号的频率为信号CKB及信号CKI频率的一半。

其中分频子电路202是与第一驱动电路206一同运作，在此过程中，当信号CKI为电压高电平时，信号CKB为电压低电平，使得N型场效应晶体管N3及P型场效应晶体管P5同时导通，并且当节点270的输出信号为电压高电平时，N型场效应晶体管N7导通，使得节点0的输出信号的电压被直接拉高至电压高电平，例如电源电压VCCA，无需等待原先P型场效应晶体管P1、P2及N型场效应晶体管N1、N2的切换(导通或关断)的时间就可将节点0的输出信号的电压由原来的电压低电平迅速拉升至电压高电平。同时，由于节点90的输出信号的相位与节点270的输出信号的相位相差180°，因此节点90的输出信号为电压低电平，N型场效应晶体管N8关断。节点180的输出信号的相位与节点0的输出信号的相位相差180°，因此节点180的输出信号的电压由于N型场效应晶体管N8关断的缘故，仍维持在电压低电平。

相同地，在分频子电路204是与二驱动电路208一同运作，在此过程中，当信号CKB为电压高电平时，信号CKI为电压低电平，使得N型场效应晶体管N6及P型场效应晶体管P6同时导通，并且当节点Q0的输出信号为电压高电平时，N型场效应晶体管N9导通，使得节点Q90的输出信号的电压被直接拉高至该电源电压VCCA，无需等待原先P型场效应晶体管P3、P4及N型场效应晶体管N4、N5的切换(导通或关断)就可将节点90的输出信号的电压由原来的电压低电平迅速拉升至电压高电平。同时，由于节点Q180的输出信号的相位与节点0的输出信号的相位相差180°，因此节点180的输出信号为电压低电平，N型场效应晶体管N10关断。节点Q270的输出信号的相位与节点Q90的输出信号的相位相差180^°，因此节点Q270的输出信号的电压由于N型场效应晶体管N10关断的缘故，仍维持在电压低电平。简单来说，藉由分频子电路202、204的搭配，在信号CKI为电压高电平，同时信号CKB为电压低电平的状态下，可缩短相位为0°的输出信号及相位为180°的输出信号的电平翻转时间；在信号CKB为电压高电平，同时信号CKI为电压低电平的状态下，可缩短相位为90°的输出信号及相位为270°的输出信号的电平翻转时间。

图3为图1的分频器100在节点Q0、节点Q90、节点Q180及节点Q270产生的输出信号的时序图。图3公开了信号CKI与相位为0°的输出信号、相位为90°的输出信号、相位为180°的输出信号及相位为270°的输出信号的时序图。如图3所示，分频器100由于不包括分频器200的第一驱动电路206及第二驱动电路208的缘故，相位为0°的输出信号与所输入的信号CKI之间的延迟时间t1为29.5皮秒(ps)。图4为图2的分频器200在节点Q0、节点Q90、节点Q180及节点270产生的输出信号的时序图。图4公开了信号CKI与相位为0°的输出信号、相位为90°的输出信号、相位为180°的输出信号及相位为270°的输出信号的时序图。分频器200由于具有第一驱动电路206及第二驱动电路208的缘故，可以缩短各输出信号的电平翻转时间。以信号CKI作用于分频子电路202为例，藉由第一驱动电路206对分频子电路202的驱动，分频子电路202输出的相位为0°的输出信号在所输入的信号CKI由低电平翻转为高电平之后，需要20.2皮秒(ps)的时间t2由低电平翻转到高电平，分频子电路202输出的相位为180°的输出信号在所输入的信号CKI由低电平翻转为高电平之后，需要20.2皮秒(ps)的时间t2由高电平翻转到低电平。相较于分频器100，本发明的分频器200相对缩短了[(29.5-20.2)/20.2]＝46％的信号的电平翻转时间。

图5为本发明一实施例的分频器500的电路图。分频器500具有与分频器200相同的功能，分频器500与图2的分频器200在结构上的不同之处在于，分频器500以P型场效应晶体管P7、P8取代分频器200的P型场效应晶体管P5，并且以P型场效应晶体管P9、P10取代分频器200的P型场效应晶体管P6。如图5所示，P型场效应晶体管P7的栅极耦接信号CKB，P型场效应晶体管P7的漏极连接至N型场效应晶体管N7的漏极。P型场效应晶体管P8的栅极耦接信号CKB，P型场效应晶体管P8的漏极连接至N型场效应晶体管N8的漏极。P型场效应晶体管P9的栅极耦接信号CKI，P型场效应晶体管P9的漏极连接至N型场效应晶体管N9的漏极。P型场效应晶体管P10的栅极耦接信号CKI，P型场效应晶体管P10的漏极连接至N型场效应晶体管N10的漏极。

此外，分频器200或分频器500还包括初始化电路，初始化电路未在图2示出，但分频器200所配置的初始化电路的连接方式及工作原理与分频器500所包括的完全相同，该初始化电路包括P型场效应晶体管P11、P12，及N型场效应晶体管N11、N12、N13、N14。P型场效应晶体管P11耦接初始化致能信号P型场效应晶体管P11的漏极连接至节点Q0，P型场效应晶体管P11的源极连接至电源VCCA。N型场效应晶体管N11的栅极耦接一初始化致能信号rst，N型场效应晶体管N11的漏极连接至节点Q180，N型场效应晶体管N11的源极连接至电源VSSA或接地。N型场效应晶体管N12的栅极耦接初始化致能信号rst，N型场效应晶体管N12的漏极连接N型场效应晶体管N3的源极，N型场效应晶体管N12的源极连接至电源VSSA或该接地。一般来说，初始化致能信号rst及初始化致能信号

互为反相信号。在一些实施例中，当初始化致能信号rst为电压高电平，初始化致能信号为电压低电平，N型场效应晶体管N11、N12及P型场效应晶体管P11皆导通，使得节点Q0具有电压高电平，例如电压VCCA的初始值，并且节点Q180具有电压低电平，例如VSSA或接地电压的初始值。

同理，P型场效应晶体管P12耦接初始化致能信号

P型场效应晶体管P12的漏极连接至节点Q90，P型场效应晶体管P12的源极连接至电源VCCA。N型场效应晶体管N13的栅极耦接初始化致能信号rst，N型场效应晶体管N13的漏极连接至节点Q270，N型场效应晶体管N13的源极连接至电源VSSA或接地。N型场效应晶体管N14的栅极耦接初始化致能信号rst，N型场效应晶体管N14的漏极连接N型场效应晶体管N6的源极，N型场效应晶体管N14的源极连接至电源VSSA或接地。在一些实施例中，当初始化致能信号rst为电压高电平，初始化致能信号为电压低电平，N型场效应晶体管N13、N14及P型场效应晶体管P12皆导通，使得节点Q90具有电压高电平，例如电压VCCA的初始值，并且节点Q270具有电压低电平，例如电压VSSA或接地电压的初始值。因此，节点Q0、节点Q90、节点Q180、及节点Q270可通过该初始化电路被赋给初始化电压，而达成将分频器500初始化的目的。

在一些实施例中，图2中的分频器200的P型场效应晶体管P1、P2、P3、P4、P5、P6共同连接至电源VCCA，分频器200的N型场效应晶体管N3、N6的源极连接至电源VSSA或接地。在一些实施例中，图5中的分频器500的P型场效应晶体管P1、P2、P3、P4、P7、P8、P9、P10的源极共同连接至电源VCCA。本发明的分频器200或分频器500除可以克服传统D触发器串接方式的分频器的诸多缺点，相对于分频器100也具有速度快，分频频率范围广，例如从几百MHz到20GHz都能工作，电路面积小，功耗小的优点，并且可以将差分的2个信号分频成2对输出差分信号，该2对输出差分信号的相位可以组成相位差为90°的等差序列。

虽然本发明的实施例如上述所描述，我们应该明白上述所呈现的只是范例，在不违反发明精神及范围下本领域技术人员可以依据本发明对上述示范实施例做出等效的变更或修改，因此，本发明的所覆盖的范围应以权利要求书为准，而不应被上述实施例所限制。

本说明书所使用的专业术语是为了描述实施例，并不作为本发明的限制。除非上下文有明确指出不同。本说明书所使用的单数型的“一”、“该”及“上述”的意思也能够覆盖到复数型。再者，本说明书所使用的“包含”，“具备”“有”，“设有”，或其变化型的意思等同于用词“包括”。除非有不同的定义，所有本说明书的用词，包括技术或科学用词，可以被属于本领域技术人员做一般地了解。我们应该更加了解到上述用词在相关技术的上下文中应该被解释为相同的意思，除非有明确地在本文中定义，上述用词不应当被解释成理想化或过度正式的意思。