阅读说明：本技术 一种降低寄生电容的mos电容及优化方法 (MOS capacitor capable of reducing parasitic capacitance and optimization method ) 是由 刘新宁 潘家驹 于 2020-06-15 设计创作，主要内容包括：本发明提供了一种降低寄生电容的MOS电容和降低MOS电容寄生电容的优化方法,在MOS电容N-阱接触与偏置电压Vbias之间接入一高阻抗Z,使N-阱到P-衬底之间较小的电容等效串联入寄生电容(主要为沟道至N-阱之间的电容),从而降低MOS电容的总寄生电容,解决了MOS电容在开关电容等应用场景中寄生过大的问题。通过本发明提供的技术方案,MOS电容的寄生因子由10％-20％减小至1％-2％,降低了MOS电容的寄生电容,增加了MOS电容的有效电容密度。采用这种优化后的MOS电容能够节省电路面积,降低成本,提高电路性能。对于具体的开关电容转换器来说,能够提高电路的转换效率。(The invention provides an MOS capacitor for reducing parasitic capacitance and an optimization method for reducing the parasitic capacitance of the MOS capacitor, wherein a high impedance Z is connected between an N-well contact of the MOS capacitor and a bias voltage Vbias, so that a smaller capacitor between an N-well and a P-substrate is equivalently connected in series with the parasitic capacitance (mainly the capacitor between a channel and the N-well), thereby reducing the total parasitic capacitance of the MOS capacitor and solving the problem of overlarge parasitic of the MOS capacitor in application scenes such as a switch capacitor and the like. By the technical scheme provided by the invention, the parasitic factor of the MOS capacitor is reduced to 1-2% from 10-20%, the parasitic capacitance of the MOS capacitor is reduced, and the effective capacitance density of the MOS capacitor is increased. The MOS capacitor after being optimized can save the circuit area, reduce the cost and improve the circuit performance. For a specific switched capacitor converter, the conversion efficiency of the circuit can be improved.)

一种降低寄生电容的MOS电容及优化方法

技术领域

本发明属于电子电路技术领域，涉及电容技术，尤其涉及一种降低寄生电容的MOS电容和降低MOS电容寄生电容的优化方法。

背景技术

MOS电容主要由MOS管内部栅氧化层电容和栅极与衬底间形成的耗尽区电容组成，因而具有较高的电容密度，为4-12fF/um²。制作MOS电容和普通的MOSFET工艺流程一致，不需要额外的掩模层，制作成本最低。但是，受制作工艺的影响，MOS电容器的下极板与衬底之间会存在较大的寄生电容，比例因子α高达10％-20％，这也严重制约了MOS电容的应用空间。

这样的MOS电容被使用在各种模拟电路中，例如开关电容DC-DC中的飞电容。图1(a)中给出了开关电容转换器电路中常见的2:1串并联拓扑结构。下面简要对其工作原理以及寄生电容对电路工作的影响做出说明。在充电阶段，即PE-A内，如图1(b)所示，在CLKA作用下，电源通过飞电容C1向输出端充电；在放电阶段，即PE-B内，如图1(c)所示，在CLKB作用下，飞电容C1积累的电荷将会释放至输出端。由于寄生电容Cbp的存在，在充电状态内，电源同时需要向Cbp传递电荷；而在放电状态内，Cbp积累的电荷直接释放至地端而未传递至输出端，因此Cbp浪费了来自电源的电荷，导致转换效率的下降。实际电路仿真测试中，若使用现有MOS电容器作为飞电容，由于寄生因子过大，开关电容转换器转换效率受到限制。

发明内容

为解决上述问题，本发明提供了一种降低寄生电容的MOS电容和降低MOS电容寄生电容的优化方法，在MOS电容N-阱接触与偏置电压Vbias之间接入一高阻抗Z，使N-阱到P-衬底之间较小的电容等效串联入寄生电容(主要为沟道至N-阱之间的电容)，从而降低MOS电容的总寄生电容，解决了MOS电容在开关电容等应用场景中寄生过大的问题。

为了达到上述目的，本发明提供如下技术方案：

一种降低寄生电容的MOS电容，包括P型衬底、形成于P型衬底中的N-阱、形成于P型衬底中的一个P+扩散区，形成于N-阱中的一个N+扩散区，所述P+扩散区连接到最低电位，所述N+扩散区作为N-阱接触并与偏置电压相连，N-阱接触与偏置电压之间接入高阻抗模块，使N-阱到P型衬底之间较小的电容等效串联入寄生电容。

进一步的，所述MOS电容为一般电容，还包括形成于N-阱中的两个P+扩散区、覆盖在N-阱上的绝缘层、覆盖在绝缘层上的多晶硅层；两个P+扩散区被引出相连作为MOS电容器阳极,栅极从多晶硅层引出并作为MOS电容器的阴极，沟道至N-阱之间具有第一寄生电容，N-阱至P型衬底之间具有第二寄生电容。

进一步的，所述MOS电容为积累型MOS电容，还包括形成于N-阱中的P-阱，形成于P-阱中的两个P+扩散区、覆盖在P-阱上的绝缘层、覆盖在绝缘层上的多晶硅层，两个P+扩散区被引出相连作为MOS电容器阳极,栅极从多晶硅层引出并作为MOS电容器的阴极，P-阱至N-阱之间具有第一寄生电容，N-阱至P型衬底之间具有第二寄生电容。

进一步的，所述MOS电容为反转型MOS电容，还包括形成于N-阱中的P-阱，形成于P-阱中的两个N+扩散区与一个P+掺杂区、覆盖在P-阱上的绝缘层、覆盖在绝缘层上的多晶硅层，两个N+扩散区与一个P+掺杂区被引出相连作为MOS电容器阳极,栅极从多晶硅层引出并作为MOS电容器的阴极，P-阱至N-阱之间具有第一寄生电容，N-阱至P型衬底之间具有第二寄生电容。

进一步的，所述高阻抗模块为高阻抗元件或高阻抗电路。

进一步的，所述高阻抗元件为电阻或电容。

进一步的，所述高阻抗电路包括以面对面二极管形式连接的MOS管。

进一步的，所述高阻抗电路包括第一PMOS管和第二PMOS管，所述第一PMOS管源级与偏置电压相连、栅极与漏级相连并与第二PMOS管的漏级相连，所述第二PMOS管栅极与漏级相连、源级与MOS电容的N-阱接触相连。

进一步的，所述等效串联入的寄生电容为沟道至N-阱之间的电容。

一种降低MOS电容寄生电容的优化方法，包括如下步骤：

在MOS电容N-阱接触与偏置电压之间接入一高阻抗模块，使N-阱到P-衬底之间较小的电容等效串联入寄生电容。

进一步的，所述高阻抗模块为高阻抗元件或高阻抗电路。

与现有技术相比，本发明具有如下优点和有益效果：

通过本发明提供的技术方案，MOS电容的寄生因子由10％-20％减小至1％-2％，降低了MOS电容的寄生电容，增加了MOS电容的有效电容密度。采用这种优化后的MOS电容能够节省电路面积，降低成本，提高电路性能。例如对于具体的开关电容转换器来说，能够提高电路的转换效率。本发明适用于任意使用MOS电容器场景。

附图说明

图1为开关电容DC-DC2:1拓扑结构寄生电容示意图。

图2为本发明提供的降低寄生电容的MOS电容结构整体示意图。

图3为原MOS电容寄生电容与采用优化方案后MOS电容寄生电容等效示意图，其中(a)为原MOS电容寄生电容等效示意图，(b)为采用优化方案后MOS电容寄生电容等效示意图。

图4为采用本发明优化方案的积累型电容结构示意图。

图5为采用本发明优化方案的反转型电容结构示意图。

图6为本发明实施例中采用电阻作为优化方案的电路结构图。

图7为本发明实施例中采用电容作为优化方案的电路结构图。

图8为本发明实施例中采用MOS管组成的高阻抗电路作为优化方案的电路结构图及等效示意图，其中(a)为电路结构图，(b)为等效示意图。

具体实施方式

以下将结合具体实施例对本发明提供的技术方案进行详细说明，应理解下述具体实施方式仅用于说明本发明而不用于限制本发明的范围。

如图2所示，本发明在MOS电容N-阱接触与偏置电压Vbias之间接入高阻抗Z1，使N-阱到P-衬底之间较小的电容等效串联入寄生电容(主要为沟道至N-阱之间的电容)，从而降低总寄生电容。

以一般MOS电容为例，降低寄生电容的MOS电容结构具体为：一个P+扩散区形成在P型衬底中，并连接到最低电位，N-阱形成在P型衬底中，两个P+扩散区形成在N-阱中并被引出相连作为MOS电容器阳极Vtop,一个N+扩散区形成在N-阱中作为N-阱接触并与偏置电压Vbias相连，N-阱接触与偏置电压Vbias之间接入高阻抗Z1，绝缘层覆盖在N-阱上，多晶硅层覆盖在绝缘层上，栅极从多晶硅层引出并作为MOS电容器的阴极Vbottom，第一寄生电容C1为沟道至N-阱之间的电容，第二寄生电容C2为N-阱至P型衬底之间的电容。

如图3(a)所示，未采用本发明提供的优化方案之前，MOS电容的等效寄生电容即为沟道至N-阱之间的第一寄生电容C1，即Cp＝C1；采用本发明提供的优化方案后，如图3(b)所示，在交流条件下，由于接入较大阻抗，C1底部至Vbias之间通路相当于断路，在这种情况下，C2与C1等效串联，则等效寄生电容为C1与C2串联值，即Cp＝C1*C2/(C1+C2)。一般来说，N-阱到P衬底之间的寄生电容C2远小于沟道至N-阱之间的寄生电容C1，即C1>10C2，故C1与C2串联之后的等效寄生电容Cp将会减小，使MOS电容的寄生比例由10％-20％降低至1％-2％，从而提高了MOS电容的有效电容密度，使MOS电容适用于更多场景。例如，采用TSMC28nmCMOS工艺下的PMOS电容进行仿真验证：当电容大小为100pF时，C1为12.6pF，C2为1.2pF。未采用本发明提供的优化方案之前，Cp＝C1＝12.6pF，寄生因子为12.6％；采用优化方案后，由于将C1与C2等效串联，此时Cp下降为1.1pF，寄生因子也下降至1.1％。

本发明所应用的MOS电容可以是积累型电容。如图4所示，其结构具体为：一个P+扩散区形成在P型衬底中，并连接到最低电位，N-阱形成在P型衬底中，一个N+扩散区形成在N-阱中作为N-阱接触并与偏置电压Vbias相连，N-阱接触与偏置电压Vbias之间接入高阻抗Z1，P-阱形成在N-阱中，两个P+扩散区形成在P-阱中并被引出相连作为MOS电容器阳极Vtop,绝缘层覆盖在P-阱上，多晶硅层覆盖在绝缘层上，栅极从多晶硅层引出并作为MOS电容器的阴极Vbottom，第一寄生电容C1为P-阱至N-阱之间的电容，第二寄生电容C2为N-阱至P型衬底之间的电容。

本发明所应用的MOS电容可以是反转型电容。如图5所示，其结构具体为：一个P+扩散区形成在P型衬底中，并连接到最低电位，N-阱形成在P型衬底中，一个N+扩散区形成在N-阱中作为N-阱接触并与偏置电压Vbias相连，N-阱接触与偏置电压Vbias之间接入高阻抗Z1，P-阱形成在N-阱中，两个N+扩散区与一个P+掺杂区形成在P-阱中并被引出相连作为MOS电容器阳极Vtop,绝缘层覆盖在P-阱上，多晶硅层覆盖在绝缘层上，栅极从多晶硅层引出并作为MOS电容器的阴极Vbottom，第一寄生电容C1为P-阱至N-阱之间的电容，第二寄生C2电容为N-阱至P型衬底之间的电容。

上述接入的高阻抗可以是如图6所示的大电阻，也是可以是如图7所示的小电容，

本发明实施例所接入的高阻抗可以是具有高阻抗的各种电路结构，如将MOS管以面对面二极管形式连接的电路结构。如图8(a)所示，采用面对面二极管形式相连的MOS管串联可以提供较大等效阻抗。其结构具体为：第一PMOS管源级与偏置电压Vbias相连，第一PMOS管栅极与漏级相连并与第二PMOS管的漏级相连，第二PMOS管栅极与漏级相连，第二PMOS管的源级与MOS电容的N-阱接触相连。其原理如8(b)所示，将PMOS管连接成二极管形式后面对面相接，则该电路结构从一端到另一端必有一个PMOS管无法导通，因此具有较高等效阻抗。在实际仿真测试中，该电路结构与使用大电阻相比，在降低MOS电容寄生电容相同效果下，面积消耗远小于前者，故而是目前高阻抗电路结构中较优选择。

图6-图8是以一般MOS电容为例，大电阻、小电容或其他具有高阻抗的电路结构也可以应用于积累型电容和反转型电容之上。

本发明实施例适用于任意使用MOS电容的电路场景中，如开关电容DC-DC，使用本发明实施例作为飞电容，电路转换效率可以获得提高。

本发明方案所公开的技术手段不仅限于上述实施方式所公开的技术手段，还包括由以上技术特征任意组合所组成的技术方案。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。