公开了在具有一个或多个主机和一个或多个从机的处理系统中的出票流控制机制。在一个方面中,目标从机从请求主机接收请求。如果所述目标从机不可用于服务于所述请求,则用于所述请求的票证被提供给所述请求主机。当所述目标从机中的资源变得可用时,消息针对所述请求主机被广播以更新所述票证值。当所述票证值已经被更新到最终值时,所述请求主机可以重传所述请求。

一种基于SiP的导航制导与控制芯片,为GNC芯片,包括：PSOC多核信息处理器裸芯、GNSS卫星基带裸芯、配置芯片模块、DDR3裸芯和F l ash裸芯,所述PSOC多核信息处理器裸芯包含四核信息处系统PS和可编程逻辑PL,采用FPGA+ARM架构；所述DDR3裸芯包括两片DDR3电路通过微组件的方式实现,连接到PSOC多核信息处理器裸芯的PS部分,所述GNSS卫星基带裸芯通过RDL方式实现,连接到PSOC多核信息处理器裸芯的PL部分；所述配置芯片模块通过RDL将WB形式的裸片转换成FC形式,直接与PSOC模块的PS部分连接；由两片DDR3电路通过微组件的方式实现,连接到PSOC多核信息处理器裸芯的PS部分。本发明具有小型化、高集成度、低功耗、高性能等优点。

本发明公开了一种非标准SATA接口的驱动方法和系统,通过获取io并将io缓存至内存中,如果没有触发下发io的条件,就一直获取新的io并将这些io缓存至内存中,如果触发了下发io的条件,则将内存中的全部io合并为一个请求后,通过非标准控制器发送到硬盘中,此方法能够提高单次读写硬盘时携带的io数,提升了SATA数据的传输吞吐量,从而提高非标准SATA控制器读写硬盘的速率。

本发明公开了一种基于eMMC的NVMe存储设备的数据传输优化方法,包括在SSD NVMe控制器中建立映射表Command Data Table,该表是从主机Host存入Data Buffer中命令和数据块的映射,该表维护了Data Buffer中命令和数据块的相关状态；在上电初始化之前,先在配置文件中设置eMMC通道允许命令和数据块操作执行的最大时间阈值；在每个eMMC从Data Buffer中获取要执行的命令和数据块时,先在Command Data Table中查找其对应的状态；只有操作状态为待执行状态时,命令和数据块才可被eMMC读取；当命令和数据块被eMMC读取后,操作状态由待执行状态转换为执行成功状态。本发明解决了因eMMC处理数据的Busy时间的不可预知性而导致的通道堵塞问题,从而提高了数据传输速率,减少了时延。

本申请实施例公开了一种数据处理装置及相关方法,其中,一种数据处理装置,可包括堆叠封装的第一芯片和第二芯片；所述第一芯片包括通用处理器、总线和至少一个第一专用处理单元DPU,所述通用处理器和所述至少一个第一专用处理单元连接至所述总线,所述通用处理器用于产生数据处理任务；所述第二芯片包括第二专用处理单元,所述至少一个第一专用处理单元中的一个或多个第一专用处理单元和所述第二专用处理单元中的至少一个能够基于所述计算功能处理所述数据处理任务的至少一部分；其中,所述第一芯片和所述第二芯片通过芯片间互连线相互连接。该数据处理装置可以在不增加产品体积的情况下,满足用户越来越高的功耗和运算需求。

本发明公开了一种片上数据交换的滚轮仲裁方法,基于N输入端口N输出端口的的NxN交叉网络,包括以下步骤：S1、确定优先仲裁排列；S2、判断排列中各预期传输对是否有传输需求,是则确定为实际传输对,确定的实际传输对立即进行数据传输；否则认定为非传输对；S3、进行顺序的行/列或列/行仲裁,选择优先级高的交换点作为实际传输对；S4、步骤S3轮询完毕后,优先仲裁排列滚动获得新的仲裁排列；S5、循环进行S2-S4。此种方法可以提高片上数据交换效率和速度,特别适合人工智能和大数据处理芯片,尤其是SIMT架构的芯片。此种方法属于芯片设计、片上网络、片上系统、和计算机体系结构。

一种处理器、信号调整方法及计算机系统,属于计算机技术领域。该处理器包括：内存控制器；该内存控制器包括内存物理接口和第一处理器核,该第一处理器核与该内存物理接口连接；该第一处理器核,用于在包含该处理器的计算机系统启动之后的运行过程中,调整该内存物理接口的目标信号与该目标信号的同步信号之间的时序关系。本申请有助于保证目标信号与同步信号之间的时序对齐,从而有助于提高目标信号采样的准确性。

本技术涉及一种电子装置。根据本技术的存储装置包括多个存储器装置和存储器控制器。多个存储器装置中的每一个包括多个存储块。存储器控制器检测多个存储器装置之中的缺陷存储器装置,并且将该缺陷存储器装置中包括的正常块分配到用于对多个存储器装置执行后台操作的超量配置区域。

本发明实施例公开了一种向量处理器及相关数据访存方法,其特征在于,包括：向量访存单元,所述向量访存单元与存储器耦合,所述存储器包括多个存储块Block；所述向量访存单元,用于：接收访存指令；所述访存指令包括N个访存请求；N为大于0的整数；根据所述N个访存请求分别得到N个访存请求地址；确定所述N个访存请求地址所属的地址范围在所述多个Block中所对应的M个Block；M为大于0且小于或等于N的整数；生成与所述M个Block对应的M个总线请求,并向所述存储器发送所述M个总线请求。采用本发明实施例能够提升向量处理器访存数据的性能。

本发明属于芯片设计技术领域,公开了一种DDR5SDRAM的多PHY接口电路装置,由频率比转换、DFI地址命令与数据读写、初始化训练校准、地址命令发送与数据收发和配置等模块构成。本发明装置能够提供高数据率、低延迟的多存储颗粒访问能力以支持标准DDR5协议。不仅通过初始化训练校准模块来训练路径最佳传输状态,以实现低延迟,而且还能够通过地址发送与数据收发模块完成的高速并串转换和高速时钟PLL模块共同支持DDR5高数据率传输。配置模块使用可配置寄存器来设置数据读写和数据收发模块,实现灵活的并行多存储通道结构,以实现高吞吐率传输,同时通过配置模块可配置频率比转换模块,实现包括1:1、1:2和1:4三种频率比操作,实现对不同DFI接口频率的控制器的支持。