具体实施方式

示出根据在本说明书或申请中所公开的构思的实施例的具体结构或功能描述仅为了描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式来实施，并且描述不限于本说明书或申请中所描述的实施例。

图1是示出根据本公开的实施例的存储装置50的示图。

参照图1，存储装置50可以包括存储器装置100和用于控制存储器装置100的操作的存储器控制器200。存储装置50可以是在诸如以下的主机300的控制下存储数据的装置：移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统等。

根据作为与主机300的通信方法的主机接口，存储装置50可以是各种类型的存储装置中的一种。例如，存储装置50可以被配置为诸如以下的各种类型的存储装置中的任意一种：SSD，MMC、eMMC、RS-MMC、微型MMC等形式的多媒体卡，SD、迷你SD、微型SD等形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-E)卡型存储装置，紧凑型闪存(CF)卡，智能媒体卡，记忆棒等。

存储装置50可以被制造为诸如以下的各种类型的封装中的任意一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)、晶圆级堆叠封装(WSP)等。

存储器装置100可以存储数据。存储器装置100可以在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。

存储器单元中的每一个可以被配置为存储1位数据的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)或存储4位数据的四层单元(QLC)。

存储器单元阵列可以包括多个存储块。存储块中的每一个可以包括多个存储器单元。一个存储块可以包括多个页面。在实施例中，页面可以是用于将数据存储在存储器装置100中或读出存储器装置100中存储的数据的单位。

存储块可以是用于擦除存储器装置100中存储的数据的单位。在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设存储器装置100为NAND闪速存储器。

存储器装置100被配置为从存储器控制器200接收命令和地址，并且访问存储器单元阵列中的由该地址选择的目标区域。也就是说，存储器装置100可以对由地址选择的目标区域执行由命令指示的操作。例如，存储器装置100可以在存储器控制器200的控制下执行写入操作(或编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的目标区域。在读取操作期间，存储器装置100可以从由地址选择的目标区域中读取数据。在擦除操作期间，存储器装置100可以擦除由地址选择的目标区域中存储的数据。

在实施例中，存储器装置100可以包括用户区域和超量配置区域。用户区域存储用户数据。超量配置区域是用于保持存储装置50的性能的备用区域。用户区域可以用作用于存储从主机300接收的用户数据的空间。超量配置区域可以用作备用空间，用于临时存储数据以执行诸如损耗均衡、垃圾收集、读取回收等的后台操作。

在实施例中，可以将存储器装置100中包括的多个存储块分类为能够存储数据的正常块以及不可用的坏块。可以将正常块分配到用户区域或超量配置区域。

在实施例中，可以将由存储器控制器200控制的多个存储器装置100之中被检测为缺陷存储器装置的存储器装置中包括的正常块分配到超量配置区域。

存储器控制器200控制存储装置50的全部操作。

当向存储装置50供应电力时，存储器控制器200可以运行固件FW。当存储器装置100是闪速存储器装置时，存储器控制器200可以操作诸如闪存转换层(FTL)的固件以控制主机300和存储器装置100之间的通信。

在实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且将逻辑块地址(LBA)转换为物理块地址(PBA)，该物理块地址指示存储器装置100中的待存储数据的存储器单元。

存储器控制器200可以响应于来自主机300的请求来控制存储器装置100以执行编程操作、读取操作或擦除操作。在编程操作期间，响应于从主机300接收的写入请求，存储器控制器200可以向存储器装置100提供写入命令、物理块地址和写入数据。在读取操作期间，响应于从主机300接收的读取请求，存储器控制器200可以向存储器装置100提供读取命令和物理块地址。在擦除操作期间，响应于从主机300接收的擦除请求，存储器控制器200可以向存储器装置100提供擦除命令和物理块地址。

在实施例中，存储器控制器200可以生成命令、地址和数据并且将命令、地址和数据传输到存储器装置100，而不管是否存在从主机300接收的请求。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据，以执行诸如用于损耗均衡的编程操作、用于垃圾收集的编程操作等的后台操作。

在实施例中，存储器控制器200可以控制多个存储器装置100。在这种情况下，存储器控制器200可以根据交错方法来控制多个存储器装置100，以提高操作性能。该交错方法可以是用于使多个存储器装置100的操作时段重叠的操作方法。

在实施例中，存储器控制器200可以包括存储区域管理器210和后台控制器220。在实施例中，可以使用存储器或寄存器以及一个或多个处理器来实施存储区域管理器210和后台控制器220。

存储区域管理器210可以在多个存储器装置100之中检测满足缺陷条件的缺陷存储器装置。可以基于存储器装置中包括的坏块的数量与参考数量的比较结果来确定是否满足缺陷条件。该参考数量可以在制造阶段预先设置。在使用阶段，可以根据主机300的请求或存储装置50的寿命流逝所达到的程度来更新或改变该参考数量。

在实施例中，存储区域管理器210可以在测试阶段中检测多个存储器装置100之中的缺陷存储器装置。此时，可以基于在制造过程中所制造的制造坏块(MBB)来确定坏块。

在实施例中，存储区域管理器210可以在多个存储器装置100的使用阶段中检测缺陷存储器装置。此时，可以基于生长坏块(GBB)来确定坏块，该生长坏块随着多个存储器装置100中的每一个的使用时间变得越来越长而生成。

存储区域管理器210可以将多个存储器装置100中包括的正常块分配到用户区域或超量配置区域。可以不同地确定将正常块分配到用户区域和超量配置区域的比率。

在实施例中，存储区域管理器210可以将缺陷存储器装置中包括的正常块分配到超量配置区域。

后台控制器220可以控制多个存储器装置100以执行后台操作。在实施例中，后台控制器220可以使用缺陷存储器装置中包括的正常块对多个存储器装置100执行后台操作。例如，将缺陷存储器装置中的正常块用于临时存储从正常存储器装置接收的数据。将所临时存储的数据返回到正常存储器装置。

在实施例中，后台操作可以包括损耗均衡、垃圾收集、读取回收等。

在实施例中，后台控制器220可以控制备份操作，该备份操作将缺陷存储器装置中包括的正常块中存储的用户数据存储在多个存储器装置100之中除了缺陷存储器装置之外的正常存储器装置中。在实施例中，在将缺陷存储器装置中包括的正常块中存储的用户数据备份到正常存储器装置之后，可以将该缺陷存储器装置中包括的正常块分配到超量配置区域。

主机300可以使用诸如以下的各种通信方法中的至少一种来与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)、低负载DIMM(LRDIMM)等。

图2是示出根据本公开的实施例的图1的存储器装置100的示图。

参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读取和写入电路123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，该多个存储器单元是非易失性存储器单元。将多个存储器单元之中连接到相同字线的存储器单元定义为一个物理页面。也就是说，存储器单元阵列110由多个物理页面配置。

根据本公开的实施例，存储器单元阵列110中包括的多个存储块BLK1至BLKz中的每一个可以进一步包括多个虚设单元。在连接到位线的单元串中，至少一个虚设单元可以串联连接在漏极选择晶体管和存储器单元之间以及串联连接在源极选择晶体管和存储器单元之间。

存储器装置100的存储器单元中的每一个可以被配置为存储一位数据的单层单元(SLC)、存储两位数据的多层单元(MLC)、存储三位数据的三层单元(TLC)或存储四位数据的四层单元(QLC)。

外围电路120可以包括地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。

外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110，以执行编程操作、读取操作和擦除操作。

地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施例，字线可以包括联接到存储器单元的正常字线以及联接到虚设单元的虚设字线。根据本公开的实施例，行线RL可以进一步包括管道选择线。

地址解码器121被配置为在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收行地址RADD。

地址解码器121被配置为对所接收的行地址RADD的块地址进行解码。地址解码器121根据解码后的块地址从存储块BLK1至BLKz之中选择至少一个存储块。地址解码器121可以根据行地址RADD从所选择的存储块的字线之中选择至少一个字线。地址解码器121可以将从电压生成器122接收的操作电压Vop施加到所选择的字线。

在编程操作期间，地址解码器121可以将编程电压施加到所选择字线，并且将电平小于该编程电压的电平的通过电压施加到所选择的存储块的字线之中的未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到所选择的字线，并且将电平大于该验证电压的电平的验证通过电压施加到未选择的字线。

在读取操作期间，地址解码器121可以将读取电压施加到所选择的字线，并且将电平大于该读取电压的电平的读取通过电压施加到未选择的字线。

根据本公开的实施例，以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据解码后的块地址选择至少一个存储块。在擦除操作期间，地址解码器121可以将接地电压施加到与所选择的存储块联接的字线，以删除所选择的存储块中存储的数据。

根据本公开的实施例，地址解码器121可以被配置为进一步对地址ADDR的列地址进行解码。解码后的列地址可以被传送到读取和写入电路123。例如，地址解码器121可以包括诸如行解码器、列解码器、地址缓冲器或其组合的组件。

电压生成器122被配置为通过使用供应到存储器装置100的外部电源电压来生成多个操作电压Vop。电压生成器122在控制逻辑130的控制下操作。

在实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压用作存储器装置100的操作电压。

在实施例中，电压生成器122可以使用外部电源电压或内部电源电压来生成多个操作电压。电压生成器122可以被配置为生成对存储器装置100执行各种操作所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压、多个非选择读取电压等中的一个或多个。

为了生成具有各种电压电平的多个操作电压Vop，电压生成器122可以包括接收外部电压或内部电压的多个泵浦电容器，并且在控制逻辑130的控制下选择性地启用多个泵浦电容器以生成多个操作电压Vop。

多个操作电压Vop可以通过地址解码器121供应到存储器单元阵列110。

读取和写入电路123包括第一至第m页面缓冲器PB1至PBm。第一至第m页面缓冲器PB1至PBm分别通过第一至第m位线BL1至BLm连接到存储器单元阵列110。第一至第m页面缓冲器PB1至PBm在控制逻辑130的控制下操作。

第一至第m页面缓冲器PB1至PBm与数据输入/输出电路124通信数据DATA。在编程操作期间，第一至第m页面缓冲器PB1至PBm通过数据输入/输出电路124和数据线DL接收待存储的写入数据DATA。

在编程操作期间，当将编程电压施加到所选择的字线时，第一至第m页面缓冲器PB1至PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的写入数据DATA传送到联接到所选择的字线的所选择的存储器单元。根据所传送的写入数据DATA，对与所选择的字线联接的存储器单元即所选择的页面的存储器单元进行编程。连接到施加了编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。可以保持而不增加连接到施加了编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。在编程验证操作期间，第一至第m页面缓冲器PB1至PBm通过位线BL1至BLm从所选择的存储器单元读取存储器单元中存储的写入数据DATA。

在读取操作期间，读取和写入电路123可以通过位线BL1至BLm从所选择的页面的存储器单元读取数据DATA，并且将所读取的数据DATA存储在第一至第m页面缓冲器PB1至PBm中。

在擦除操作期间，读取和写入电路123可以使位线BL1至BLm浮置。在实施例中，读取和写入电路123可以包括列选择电路。

数据输入/输出电路124通过数据线DL连接到第一至第m页面缓冲器PB1至PBm。数据输入/输出电路124在控制逻辑130的控制下操作。

数据输入/输出电路124可以包括接收数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收待存储的写入数据DATA。在读取操作期间，数据输入/输出电路124将从读取和写入电路123中包括的第一至第m页面缓冲器PB1至PBm传送的读取数据DATA输出到外部控制器。

在读取操作或编程验证操作期间，感测电路125可以响应于由控制逻辑130生成的允许位VRYBIT的信号来生成参考电流，并且可以将从读取和写入电路123接收的感测电压VPB与由该参考电流生成的参考电压进行比较，并且基于比较结果将通过信号或失败信号输出到控制逻辑130。

控制逻辑130可以连接到地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以被配置为控制存储器装置100的全部操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。

控制逻辑130可以响应于命令CMD和地址ADDR而生成各种信号以控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、读取和写入电路控制信号PBSIGNALS以及允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压生成器122，将行地址RADD输出到地址解码器121，将读取和写入控制信号PBSIGNALS输出到读取和写入电路123，并且将允许位VRYBIT输出到感测电路125。另外，控制逻辑130可以响应于由感测电路125输出的通过或失败信号PASS/FAIL来确定编程验证操作是通过还是失败。

图3是示出根据本公开的实施例的图2的存储器单元阵列110的示图。

参照图3，第一至第z存储块BLK1至BLKz共同连接到第一至第m位线BL1至BLm。为了便于描述，图3示出多个存储块BLK1至BLKz之中的第一存储块BLK1的配置。剩余存储块BLK2至BLKz中的每一个类似于第一存储块BLK1来配置。

存储块BLK1可以包括多个单元串CS1_1至CS1_m(m是正整数)。第一至第m单元串CS1_1至CS1_m分别连接到第一至第m位线BL1至BLm。第一至第m单元串CS1_1至CS1_m中的每一个包括漏极选择晶体管DST、串联连接的多个存储器单元MC1至MCn(n是正整数)和源极选择晶体管SST。

第一至第m单元串CS1_1至CS1_m中包括的漏极选择晶体管DST的栅极端子共同连接到漏极选择线DSL1。第一至第m单元串CS1_1至CS1_m中的每一个中包括的第一至第n存储器单元MC1至MCn的栅极端子分别连接到第一至第n字线WL1至WLn。第一至第m单元串CS1_1至CS1_m中包括的源极选择晶体管SST的栅极端子共同连接到源极选择线SSL1。

为了便于描述，将参考多个单元串CS1_1至CS1_m中的第一单元串CS1_1来描述单元串的结构。然而，将理解的是，剩余单元串CS1_2至CS1_m中的每一个类似于第一单元串CS1_1来配置。

在第一单元串CS1_1中，漏极选择晶体管DST的漏极端子连接到第一位线BL1，并且漏极选择晶体管DST的源极端子连接到第一存储器单元MC1的漏极端子。第一至第n存储器单元MC1至MCn彼此串联连接。源极选择晶体管SST的漏极端子连接到第n存储器单元MCn的源极端子。源极选择晶体管SST的源极端子连接到公共源极线CSL。在实施例中，公共源极线CSL可以公同地连接到第一至第z存储块BLK1至BLKz。

漏极选择线DSL1、第一至第n字线WL1至WLn以及源极选择线SSL1被包括在图2的行线RL中。漏极选择线DSL1、第一至第n字线WL1至WLn以及源极选择线SSL1由地址解码器121控制。公共源极线CSL由控制逻辑130控制。第一至第m位线BL1至BLm由读取和写入电路123控制。

图4是示出一个存储器控制器控制多个存储器装置的方法的示图。

参照图4，存储器控制器200可以通过第一通道CH1连接到多个存储器装置Die_11至Die_14，并且通过第二通道CH2连接到多个存储器装置Die_21至Die_24。通道的数量或连接到每个通道的存储器装置的数量不限于本实施例。

存储器装置Die_11至Die_14可以共同连接到第一通道CH1。存储器装置Die_11至Die_14可以通过第一通道CH1与存储器控制器200通信。

因为存储器装置Die_11至Die_14共同连接到第一通道CH1，所以一次仅存储器装置Die_11至Die_14中的一个可以与存储器控制器200通信。然而，存储器装置Die_11至Die_14中的每一个的内部操作可能同时执行。

存储器装置Die_21至Die_24可以共同连接到第二通道CH2。存储器装置Die_21至Die_24可以通过第二通道CH2与存储器控制器200通信。

因为存储器装置Die_21至Die_24共同连接到第二通道CH2，所以一次仅存储器装置Die_21至Die_24中的一个可以与存储器控制器200通信。然而，存储器装置Die_21至Die_24中的每一个的内部操作可能同时执行。

包括多个存储器装置的存储装置可以通过使用数据交错方法来提高性能。数据交错方法可以包括通过在两个或更多个通路共享一个通道的结构中改变执行数据读取操作或数据写入操作的通路来执行数据读取操作或数据写入操作。对于数据交错方法，可以以通道和通路为单位管理存储器装置。为了使连接到每个通道的存储器装置的并行度最大化，存储器控制器200可以将连续的逻辑存储器区域分散地分配到通道和通路中。

在图4中，多个存储器装置可以由四个通路WAY1至WAY4配置。第一通路WAY1可以包括存储器装置Die_11和Die_21。第二通路WAY2可以包括存储器装置Die_12和Die_22。第三通路WAY3可以包括存储器装置Die_13和Die_23。第四通路WAY4可以包括存储器装置Die_14和Die_24。

因此，存储器控制器200可以通过第一通道CH1将命令、包括地址的控制信号和数据传输到存储器装置Die_11。在存储器装置Die_11将所传输的数据编程到该存储器装置Die_11包括的存储器单元的同时，因为存储器装置Die_11在诸如编程操作的内部操作期间不使用CH1，所以存储器控制器200可以向存储器装置Die_12传输命令、包括地址的控制信号和数据。

通道CH1和CH2中的每一个可以是由与其连接的存储器装置共享和使用的信号总线。

图4示出两通道/四通路结构，并且已经参考两通道/四通路结构描述了数据交错方法。但是，随着通道数量和通路数量的增加，数据交错可能更加有效。

图5是示出根据实施例的超级块的示图。将参照图4的存储器装置Die_11描述超级块。

参照图5，存储器装置Die_11可以包括第一至第四平面Plane 1至Plane 4。一个存储器装置中包括的平面的数量不限于本实施例。一个平面可以包括多个存储块BLK1至BLKi(i是正整数)。

平面可以是独立地执行编程操作、读取操作或擦除操作的单位。因此，对于每个平面，存储器装置Die_11可以包括已经参照图2描述的地址解码器121以及读取和写入电路123。

在实施例中，超级块可以包括存储器装置中包括的存储块之中的不同平面中包括的至少两个或更多个存储块。

参照图5，第一超级块SB1可以包括第一至第四平面Plane 1至Plane 4的第一存储块BLK1。第二超级块SB2可以包括第一至第四平面Plane 1至Plane 4的第二存储块BLK2。以相同的方式，第i超级块SBi可包括第一至第四平面Plane 1至Plane 4的第i存储块BLKi。因此，存储器装置Die_11可以包括第一至第i超级块SB1至SBi。

每个超级块可以包括多个条带(或超级页面)。例如图4的存储器控制器200的存储器控制器可以以条带为单位或以超级页面为单位将数据存储在第一至第四平面Plane 1至Plane 4中以及读取所存储的数据。

图6是示出根据实施例的缺陷存储器装置的正常块的示图。

参照图6，参照图1描述的存储器控制器200可以控制图4所示的多个存储器装置Die_11至Die_24。由存储器控制器200控制的存储器装置的数量不限于本实施例。

在图6中，存储器装置Die_14可以是满足缺陷条件的缺陷存储器装置。存储器装置Die_14可以包括第一至第四平面Plane 1至Plane 4。存储器装置Die_14中包括的平面的数量和一个平面中包括的存储块的数量不限于本实施例。

在实施例中，当存储器装置中包括的坏块的数量等于或大于参考数量时，可以满足缺陷条件。在实施例中，可以基于参考区域中的坏块与所有存储块的参考比率来确定参考数量。

例如，参照图6，存储器装置Die_14可以包括(18×4＝72)个存储块，每个平面包括18个存储块。存储器装置Die_14可以包括八个坏块B1至B8。

将在参考区域为1个存储器装置时参考比率为1/9的假设下进行描述。参考数量可以是8，即72个存储块的1/9。因此，由于存储器装置Die_14中包括的坏块的总数量即8等于参考数量即8，所以可以将存储器装置Die_14检测为缺陷存储器装置。

在实施例中，当在一个存储器装置中包括的一个或多个平面中的任意一个中包括的坏块的数量等于或大于参考数量时，可以满足缺陷条件。

例如，如图6所示，多个平面Plane 1至Plane 4中的每一个可以包括18个存储块。第一平面Plane 1可以包括两个坏块B1和B2。第二平面Plane 2可以包括两个坏块B3和B4。第四平面Plane 4可以包括四个坏块B5、B6、B7和B8。

将在参考区域为一个平面时参考比率为1/6的假设下进行描述。参考数量可以是3，即一个平面中包括的总共18个存储块的1/6。因此，由于第四平面Plane 4中包括的坏块的总数量即4大于参考数量即3，因此可以将存储器装置Die_14检测为缺陷存储器装置。

在实施例中，当在一个存储器装置中包括的一个或多个超级块中的任意一个中包括的坏块的数量等于或大于参考数量时，可以满足缺陷条件。

如参照图5所描述的，一个超级块可以包括设置在存储器装置中的每个平面中的相同位置处的存储块。因此，超级块可以包括四个存储块。将在参考比率为1/2的假设下进行描述。参考数量可以是2，即一个超级块中包括的全部4个存储块的1/2。

在图6中，每个超级块可以包括分别被包括在第一至第四平面Plane 1至Plane 4中的四个存储块。存储器装置Die_14包括具有位于平面1和平面4中的相同位置的两个坏块B2和B8的超级块。因此，因为坏块的数量即2等于参考数量即2，所以可以将包括具有两个坏块B2和B8的超级块的存储器装置Die_14检测为缺陷存储器装置。

在实施例中，可以在存储装置50的制造阶段确定缺陷条件的参考数量或参考比率。在各个实施例中，在参照图1描述的使用阶段中，可以根据主机300的请求或存储装置50的寿命流逝所达到的程度来更新缺陷条件的参考数量或参考比率。例如，因为随着存储装置50的寿命流逝而出现坏块的概率增加，所以可以相应地增加参考数量或参考比率。

图7是示出根据实施例的图1的存储器控制器200的示图。如图1所示，存储器控制器200包括存储区域管理器210和后台控制器220。

参照图7，存储器控制器200可以控制多个存储器装置100。

存储器装置100中的每一个可以包括用户区域和超量配置区域。用户区域存储用户数据，并且超量配置区域是用于保持存储装置50的性能的备用区域。用户区域可以用作用于存储从主机300接收的用户数据的存储空间。超量配置区域可以用作临时存储数据以执行诸如损耗均衡、垃圾收集或读取回收的后台操作的备用存储空间。

可以将存储器装置100中包括的多个存储块分类为能够存储数据的正常块以及不可用的坏块。可以将正常块分配到用户区域或超量配置区域。

在实施例中，存储区域管理器210可以包括块信息存储装置211、坏块检测器212和存储区域设置组件213。

块信息存储装置211可以存储关于多个存储器装置100的每一个中包括的多个存储块的块信息。

块信息可以包括指示每个存储块是正常块还是坏块的状态信息，以及指示将正常块分配到用户区域还是超量配置区域的分配信息。在实施例中，可以将每个存储块的状态信息的初始值设置为指示正常块。

当在对多个存储器装置100中的每一个中包括的多个存储块中的每一个执行全面操作的同时检测到错误不可校正块时，坏块检测器212可以将该错误不可校正块确定为坏块。全面操作可以包括读取操作、编程操作或擦除操作。

当检测到错误不可校正块时，坏块检测器212可以更新关于块信息存储装置211中存储的多个存储块的块信息之中与错误不可校正块相对应的块信息。例如，坏块检测器212可以更新块信息，以使得与错误不可校正块相对应的块信息中包括的状态信息从初始值改变为指示坏块的值。

存储区域设置组件213可以基于块信息存储装置211中存储的块信息，从多个存储器装置100之中检测满足缺陷条件的缺陷存储器装置。当参考区域中包括的坏块的数量等于或大于参考数量时，可以满足缺陷条件。例如，参考区域可以是存储器装置、平面或超级块。参考区域不限于本实施例，并且可以被不同地设置。

在实施例中，可以在制造阶段预先设置参考数量。可以在使用阶段，根据主机300的请求或存储装置50的寿命流逝所达到的程度来更新或改变参考数量。

在实施例中，存储区域设置组件213可以基于将一个存储器装置100中包括的坏块的数量与第一参考数量进行比较的结果来检测缺陷存储器装置。在另一实施例中，存储区域设置组件213可以基于将一个存储器装置100中包括的一个或多个平面中的任意一个中的坏块的数量与第二参考数量进行比较的结果来检测缺陷存储器装置。在又一实施例中，存储区域设置组件213可以基于将一个存储器装置100中包括的一个或多个超级块中的任意一个中的坏块的数量与第三参考数量进行比较的结果来检测缺陷存储器装置。

如参照图6所描述的，参考数量可以根据用于对坏块的数量进行计数的参考区域的范围而变化。在实施例中，可以基于参考区域中包括的坏块与所有存储块的参考比率来确定参考数量。在实施例中，可以基于制造坏块(MBB)和生长坏块(GBB)中的至少一个来确定坏块。

在实施例中，存储区域设置组件213可以在多个存储器装置100的测试阶段检测缺陷存储器装置。在另一实施例中，存储区域设置组件213可以在多个存储器装置100的使用阶段检测缺陷存储器装置。

存储区域设置组件213可以将多个存储器装置100中包括的正常块分配到用户区域或超量配置区域。例如，存储区域设置组件213可以根据是将正常块分配到用户区域还是超量配置区域来更新块信息存储装置211中存储的与该正常块相对应的分配信息。

在实施例中，存储区域设置组件213可以将缺陷存储器装置中包括的正常块分配到超量配置区域。例如，存储区域设置组件213可以更新块信息存储装置211中存储的关于多个存储块的块信息之中与缺陷存储器装置中包括的正常块相对应的块信息。存储区域设置组件213可以更新块信息，以使得与缺陷存储器装置中包括的正常块相对应的块信息中包括的分配信息指示超量配置区域。

后台控制器220可以控制多个存储器装置100以执行后台操作，以保持存储装置50的性能。在实施例中，后台控制器220可以控制缺陷存储器装置以使用缺陷存储器装置中包括的正常块来执行后台操作。例如，后台操作可以包括耗损均衡、垃圾收集、读取回收等。

在实施例中，后台控制器220可以控制备份操作，用于将缺陷存储器装置中包括的正常块中存储的用户数据存储在多个存储器装置100之中除了缺陷存储器装置之外的正常存储器装置中。在实施例中，在将缺陷存储器装置中包括的正常块中存储的用户数据备份到正常存储器装置之后，可以将该缺陷存储器装置中包括的正常块分配到超量配置区域。

图8是示出根据实施例的图7的块信息存储装置211的示图。

参照图8，块信息存储装置211可以存储关于多个存储器装置100的块信息。

块信息可以包括指示每个存储块是正常块还是坏块的状态信息，以及指示将正常块分配到用户区域还是超量配置区域的分配信息。在实施例中，可以将状态信息的初始值设置为指示正常块。

在实施例中，可以以存储器装置为单位来管理块信息。在另一实施例中，可以以一个存储器装置中的平面为单位来管理块信息。在又一实施例中，可以以一个存储器装置中的超级块为单位来管理块信息。

在图8中，第一存储块BLK1的状态信息可以指示坏块。第二存储块BLK2的状态信息可以指示正常块，并且第二存储块BLK2的分配信息可以指示用户区域。第三存储块BLK3的状态信息可以指示正常块，并且第三存储块BLK3的分配信息可以指示超量配置区域。

在各个实施例中，除了状态信息和分配信息之外，块信息还可以包括存储块的地址信息、编程/擦除计数信息、读取计数信息、容量信息等中的一个或多个。

图9是根据实施例的用于描述存储装置的操作的流程图。图9的存储装置可以对应于图1和图7所示的存储装置50。将参照图7所示的存储装置50来描述图9所示的操作。

参照图9，在步骤S901中，存储装置50可以检测坏块。具体地，存储装置50的坏块检测器212可以检测多个存储器装置100中的每一个中包括的多个存储块之中的坏块。坏块可以是在对多个存储块中的每一个执行全面操作的同时出现不可校正错误的存储块。该全面操作可以包括读取操作、编程操作或擦除操作。

在步骤S903中，存储装置50的存储区域设置组件213可以确定包括坏块的存储器装置是否满足缺陷条件，以确定该存储器装置是否为缺陷存储器装置。作为确定结果，当存储器装置满足缺陷条件时，即当确定该存储器装置为缺陷存储器装置时，操作进行到步骤S905，并且当该存储器装置不满足缺陷条件时，操作结束。

如参照图6描述的，在实施例中，当存储器装置中包括的坏块的数量等于或大于第一参考数量时，可以满足缺陷条件。在另一实施例中，当存储器装置中包括的一个或多个平面中的任意一个中的坏块的数量等于或大于第二参考数量时，可以满足缺陷条件。在又一实施例中，当存储器装置中包括的一个或多个超级块中的任意一个中的坏块的数量等于或大于第三参考数量时，可以满足缺陷条件。

在实施例中，可以基于参考区域中包括的坏块与所有存储块的参考比率来确定第一至第三参考数量中的每一个。

在实施例中，可以在制造阶段中预先设置第一至第三参考数量。可以在使用阶段中，根据主机300的请求或存储装置50的寿命流逝的程度来更新或改变第一至第三参考数量。

在实施例中，可以基于制造坏块(MBB)和生长坏块(GBB)中的至少一个来确定坏块。

在步骤S905中，存储装置50的后台控制器220可以执行用于将缺陷存储器装置中包括的正常块中存储的数据存储在另一正常存储器装置中的备份操作。当在存储器装置100的测试阶段中检测到缺陷存储器装置时，存储装置50可以不执行备份操作。

在步骤S907中，存储装置50的存储区域设置组件213可以将缺陷存储器装置中包括的正常块分配到超量配置区域。

图10是根据第一实施例的用于描述检测缺陷存储器装置的操作的流程图。

参照图10，在步骤S1001中，存储装置50可以确定存储器装置中包括的坏块的数量是否等于或大于第一参考数量。作为确定结果，当坏块的数量等于或大于第一参考数量时，操作进入步骤S1003，并且当坏块的数量小于第一参考数量时，操作结束。

在步骤S1003中，存储装置50可以将该存储器装置确定为缺陷存储器装置。

图11是根据第二实施例的用于描述检测缺陷存储器装置的操作的流程图。

参照图11，在步骤S1101中，存储装置50可以确定存储器装置中包括的一个或多个平面中的任意一个中的坏块的数量是否等于或大于第二参考数量。作为确定结果，当坏块的数量等于或大于第二参考数量时，操作进入步骤S1103，并且当坏块的数量小于第二参考数量时，操作结束。

在步骤S1103中，存储装置可以将包括相应的平面的存储器装置确定为缺陷存储器装置。

图12是示出根据第三实施例的检测缺陷存储器装置的操作的流程图。

参照图12，在步骤S1201中，存储装置50可以确定存储器装置中包括的一个或多个超级块中的任意一个中包括的坏块的数量是否等于或大于第三参考数量。作为确定结果，当坏块的数量等于或大于第三参考数量时，操作进入步骤S1203，并且当坏块的数量小于第三参考数量时，操作结束。

在步骤S1203中，存储装置50可以将包括相应的超级块的存储器装置确定为缺陷存储器装置。

图13是示出根据另一实施例的图1的存储器控制器200的示图。

参照图13，存储器控制器1000连接到图1的主机300和图1的多个存储器装置100。存储器控制器1000被配置为响应于来自主机300的请求来访问存储器装置100。例如，存储器控制器1000被配置为控制存储器装置100的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000被配置为提供存储器装置100和主机300之间的接口。存储器控制器1000被配置为驱动固件以控制存储器装置100。

存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正组件(ECC)1030、主机接口1040、缓冲器控制器1050、存储器接口1060和总线1070。

总线1070可以被配置为提供存储器控制器1000的组件之间的通道。

处理器1010可以控制存储器控制器1000的全部操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与主机300通信，并且通过存储器接口1060与存储器装置100通信。另外，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可以将存储器缓冲器1020用作操作存储器、高速缓存存储器或缓冲存储器来控制存储装置50的操作。

处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过闪存转换层(FTL)将由主机300提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层(FTL)可以接收逻辑块地址(LBA)，并且使用映射表将逻辑块地址(LBA)转换为物理块地址(PBA)。根据映射单位，闪存转换层(FTL)的地址映射方法可以包括各种方法。代表性地址映射方法包括页面映射方法、块映射方法和混合映射方法中的任意一种。

处理器1010被配置为将从主机300接收的数据随机化。例如，处理器1010可以使用随机化种子来将从主机300接收的数据随机化。经随机化数据作为待存储的数据提供到存储器装置100，并且编程到存储器装置100中的存储器单元阵列。

处理器1010被配置为在读取操作期间对从存储器装置100接收的数据去随机化。例如，处理器1010可以使用去随机化种子将从存储器装置100接收的数据去随机化。经去随机化数据可以输出到主机300。

在实施例中，处理器1010可以通过驱动软件或固件来执行随机化和去随机化。

存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010运行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。

ECC 1030可以执行错误校正。ECC 1030可以基于待通过存储器接口1060写入存储器装置100的数据来执行错误校正编码(ECC编码)。错误校正编码数据可以通过存储器接口1060传送到存储器装置100。ECC 1030可以对通过存储器接口1060从存储器装置100接收的数据执行错误校正解码(ECC解码)。例如，ECC 1030可以作为存储器接口1060的组件而被包括在存储器接口1060中。

主机接口1040被配置为在处理器1010的控制下与主机300通信。主机接口1040可以被配置为使用诸如以下的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(高速PCI)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。

缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。

存储器接口1060被配置为在处理器1010的控制下与存储器装置100通信。存储器接口1060可以通过通道与存储器装置100通信命令、地址和数据。

在实施例中，存储器缓冲器1020和缓冲器控制器1050可以不设置在存储器控制器1000内部。

在实施例中，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。在另一实施例中，处理器1010可以通过存储器接口1060从存储器装置100加载代码。

存储器控制器1000的总线1070可以包括控制总线和数据总线。数据总线可以被配置为在存储器控制器1000内传输数据，并且控制总线可以被配置为在存储器控制器1000内传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分开，以使得它们不会相互干扰或相互影响。数据总线可以连接到主机接口1040、缓冲器控制器1050、ECC 1030和存储器接口1060。控制总线可以连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1020和存储器接口1060。

图14是示出应用根据本公开的实施例的存储装置的存储卡系统2000的框图。

参照图14，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。

存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100可以被配置成控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置为提供存储器装置2200和主机之间的接口。存储器控制器2100被配置为驱动固件以控制存储器装置2200。存储器控制器2100可以对应于参照图1描述的存储器控制器200。

存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC的组件。

存储器控制器2100可以通过连接器2300与例如主机的外部装置通信。存储器控制器2100可以根据特定的通信标准与外部装置通信。例如，存储器控制器2100可以被配置为使用诸如以下的各种通信标准中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。例如，连接器2300可以由上述各种通信标准中的至少一种来定义。

存储器装置2200可以由诸如以下的各种非易失性存储器装置来配置：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)、自旋扭矩磁性RAM(STT-MRAM)等。

存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以形成如下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD和SDHC)、通用闪存(UFS)等。

图15是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统3000的框图。

参照图15，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源装置3230和缓冲存储器3240。

根据本公开的实施例，SSD控制器3210可以执行参照图1所描述的存储器控制器200的功能。

SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。例如，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是通过诸如以下的接口中的至少一种来定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。

辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电力PWR并且可以充电。当来自主机3100的电力供应不平稳时，辅助电源装置3230可以提供SSD 3200的电力。例如，辅助电源装置3230可以位于SSD 3200中或可以位于SSD 3200外部。例如，辅助电源装置3230可以位于主板上，并且可以向SSD 3200提供辅助电力。

缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图16是示出应用根据本公开的实施例的存储装置的用户系统4000的框图。

参照图16，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。

应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。

存储器模块4200可以作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器来操作。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可以基于堆叠封装(POP)而被封装并且被设置为一个半导体封装。

网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi。例如，网络模块4300可以被包括在应用处理器4100中。

存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将该存储模块4400中存储的数据传输到应用处理器4100。例如，存储模块4400可以被实施为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存以及三维结构的NAND闪存的非易失性半导体存储器元件。例如，存储模块4400可以被设置为诸如用户系统4000的存储卡或外部驱动器的可移动存储装置(即，可移动驱动器)。

例如，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的存储器装置100相同地操作。存储模块4400可以与参照图1描述的存储装置50相同地操作。

用户接口4500可以包括用于将数据或指令输入到应用处理器4100或用于将数据输出到外部装置的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监控器。

尽管上面已经描述了各个实施例，但是本领域技术人员将理解的是，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制本文所述的存储装置和存储器装置。