本发明涉及一种三维存储器及其制作方法,三维存储器包括：衬底；位于衬底上的堆叠结构,堆叠结构包括多个块区域；设于两个相邻块区域之间且垂直贯穿堆叠结构的第一分隔结构和第二分隔结构；第一分隔结构包括沿第一横向延伸的第一延伸部以及与第一延伸部连接的第一侧端部；第一侧端部包括至少一个连接部,连接部的一端连接于第一延伸部,另一端向远离第一延伸部且不平行于第一横向的方向延伸；第二分隔结构包括沿第一横向延伸的第二延伸部以及与第二延伸部连接的第二侧端部；第二侧端部与第一侧端部相对设置,至少一个连接部在衬底上的正投影与第二侧端部在衬底上的正投影重叠,从而避免两个分隔结构底部分开不连接,而导致底层栅极短路的问题。

公开了具有增大的接头临界尺寸的三维(3D)存储器器件的实施例及其形成方法。在一个示例中,公开了一种3D存储器器件。所述3D存储器器件包括衬底、在衬底上具有多个交替的导体层和电介质层的存储器堆叠,以及存储器串,该存储器串垂直地延伸穿过第一存储器堆叠并且具有沿着存储器串的侧壁的存储器膜。存储器膜包括由电介质层插入的不连续的阻挡层。

本申请涉及集成式组合件及形成集成式组合件的方法。一些实施例包含一种集成式组合件,其具有交替的绝缘和导电层级的竖直堆叠。所述导电层级具有端子区域和非端子区域。所述端子区域在竖直方向上厚于所述非端子区域。沟道材料竖直延伸穿过所述堆叠。隧穿材料邻近所述沟道材料。电荷存储材料邻近所述隧穿材料。高k介电材料处于所述电荷存储材料和所述导电层级的所述端子区域之间。所述绝缘层级在相邻导电层级的所述端子区域之间具有含碳第一区域,且在所述相邻导电层级的所述非端子区域之间具有第二区域。一些实施例包含形成集成式组合件的方法。

本申请案涉及集成式组合件和形成集成式组合件的方法。一些实施例包含一种具有交替的绝缘层级与导电层级的竖直堆叠的集成式组合件。所述导电层级包含导电结构。沟道材料竖直地延伸通过所述堆叠。所述导电结构具有接近所述沟道材料的近侧区,且具有相比于所述近侧区更远离所述沟道材料的远侧区。所述绝缘层级在相邻导电结构的所述近侧区之间竖直地具有第一区,且在所述相邻导电结构的所述远侧区之间竖直地具有第二区。空隙是所述在绝缘层级内且横跨所述第一区和所述第二区的部分延伸。一些实施例包含形成集成式组合件的方法。

一种存储器装置包括晶体管结构及存储器弧形壁结构。存储器弧形壁结构嵌置在晶体管结构中。晶体管结构包括介电柱、源极电极及漏极电极、闸极电极层及沟道壁结构。源极电极与漏极电极位于介电柱的相对的侧边上。闸极电极层围绕介电柱、源极电极及漏极电极。沟道壁结构从源极电极延伸到漏极电极且环绕介电柱。沟道壁结构设置在闸极电极层与源极电极之间、闸极电极层与漏极电极之间以及闸极电极层与介电柱之间。存储器弧形壁结构在所述沟道壁结构上延伸并贯穿所述沟道壁结构。

实施方式的半导体存储装置具备：半导体衬底；多个存储块,在与半导体衬底的表面交叉的第1方向上与半导体衬底分离,且沿着与第1方向交叉的第2方向排列；第1配线,比多个存储块离半导体衬底更远；第2配线,比多个存储块靠半导体衬底更近；第1接点,电连接在第1配线与第2配线之间；第1晶体管,设置在半导体衬底,电连接在所述多个存储块中的第1存储块与第2配线之间；以及第2晶体管,设置在半导体衬底,电连接在所述多个存储块中的第2存储块与第2配线之间。第1接点在第2方向上设置在第1晶体管与第2晶体管之间。

实施方式的半导体存储装置具备：半导体衬底；多个存储块,在与半导体衬底的表面交叉的第1方向上与半导体衬底分离,且沿着与第1方向交叉的第2方向排列；第1配线,比多个存储块离半导体衬底更远；第2配线,比多个存储块靠半导体衬底更近；第1接点,电连接在第1配线与第2配线之间；第1晶体管,设置在半导体衬底,电连接在所述多个存储块中的第1存储块与第2配线之间；以及第2晶体管,设置在半导体衬底,电连接在所述多个存储块中的第2存储块与第2配线之间。第1接点在第2方向上设置在第1晶体管与第2晶体管之间。

本申请案涉及包含低洼结构的微电子装置以及相关方法、存储器装置和电子系统。微电子装置包括堆叠结构、所述堆叠结构内的低洼结构以及导电触点结构。所述堆叠结构包括布置于层中的导电结构和绝缘结构的竖直交替序列。所述层中的每一个包括所述导电结构中的一个和所述绝缘结构中的一个。所述低洼结构包括：正向阶梯结构,其具有包括所述层的边缘的台阶；以及反向阶梯结构,其与所述正向阶梯结构相对且具有包括所述层的额外边缘的额外台阶。所述导电触点结构在所述正向阶梯结构的所述台阶和所述反向阶梯结构的所述额外台阶处竖直延伸到所述堆叠结构的所述导电结构中的至少一些的上部竖直边界,且各自与所述导电结构中的一个成一体式且连续。还描述存储器装置、电子系统和形成微电子装置的方法。

本公开涉及包括外延源极线和位线的存储阵列。公开了一种3D存储阵列及其形成方法,其中,水平合并并且垂直不合并的外延源极/漏极区域被用作源极线和位线。在实施例中,一种存储阵列包括：第一沟道区域,在半导体衬底之上；第一外延区域,电耦合到第一沟道区域；第二外延区域,在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料,在第一外延区域和第二外延区域之间,第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质,围绕第一沟道区域；以及栅极电极,围绕栅极电介质。

本公开涉及包括外延源极线和位线的存储阵列。公开了一种3D存储阵列及其形成方法,其中,水平合并并且垂直不合并的外延源极/漏极区域被用作源极线和位线。在实施例中,一种存储阵列包括：第一沟道区域,在半导体衬底之上；第一外延区域,电耦合到第一沟道区域；第二外延区域,在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料,在第一外延区域和第二外延区域之间,第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质,围绕第一沟道区域；以及栅极电极,围绕栅极电介质。