具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。

各种实施例提供了一种3D存储阵列及其形成方法，在该3D存储阵列中，外延生长的源极/漏极区域在水平方向上合并并且在垂直方向上隔离。该方法可以包括形成沟道区域，该沟道区域可以是纳米结构等。可以蚀刻沟道区域的一些部分，并且可以从沟道区域的其余部分外延生长源极/漏极区域。沟道区域可以形成为使得在水平方向上相邻的源极/漏极区域彼此合并而在垂直方向上相邻的源极/漏极区域保持不合并。然后可以蚀刻源极/漏极区域以形成阶梯(staircase)结构，使得可以对每组合并的源极/漏极区域进行单独的连接。源极/漏极区域可以用作3D存储阵列中的源极线和位线。该用于形成3D存储阵列的方法与现有的纳米结构场效应晶体管 (nanoFET)工艺兼容，并且允许在减小的区域中形成3D存储阵列，从而增加器件密度并降低成本。

下面以特定上下文(即，包括nanoFET的管芯)描述来实施例。然而，各种实施例可以应用于替代nanoFET或与nanoFET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。

图1A和图1B示出了根据一些实施例的存储阵列200的示例。图1A 示出了根据一些实施例的三维视图的存储阵列200的一部分的示例，图1B 示出了存储阵列200的电路图。存储阵列200包括多个存储单元202，这些存储单元202可被排列成行和列的网格。存储单元202可以进一步垂直堆叠以提供三维存储阵列，从而增加器件密度。在一些实施例中，存储阵列 200可设置在半导体管芯的后段制程(back end of line，BEOL)中。例如，存储阵列200可设置在半导体管芯的互连层中，例如，在形成于半导体衬底上的一个或多个有源器件(例如，晶体管)之上。

在一些实施例中，存储阵列200是闪存阵列，例如，NOR闪存阵列等。每个存储单元202可以包括具有栅极电介质层100的晶体管204。栅极电介质层100可以用作栅极电介质。在一些实施例中，每个晶体管204的栅极电极102可以对应于或电耦合到相应的字线。每个晶体管204的第一外延源极/漏极区域92可以对应于或电耦合到相应的位线，并且每个晶体管204 的第二外延源极/漏极区域92可以对应于或电耦合到相应的源极线。同一水平行的存储阵列200中的存储单元202可以共享对应于公共源极线的公共外延源极/漏极区域92以及对应于公共位线的公共外延源极/漏极区域92，而同一垂直列的存储阵列200中的存储单元202可以共享对应于公共字线的公共栅极电极102。

存储阵列200包括多个垂直堆叠的外延源极/漏极区域92，其中第一 ILD 96设置在垂直相邻的外延源极/漏极区域92之间。外延源极/漏极区域92沿着与下面的衬底50的主表面平行的方向延伸。外延源极/漏极区域92 可具有阶梯配置，使得较下的外延源极/漏极区域92比较上的外延源极/漏极区域92更长并横向延伸超过较上的外延源极/漏极区域92的端点。例如，在图1A中，示出了外延源极/漏极区域92的多个堆叠层，其中最顶部的外延源极/漏极区域92是最短的，并且最底部的外延源极/漏极区域92是最长的。外延源极/漏极区域92的相应长度可以在朝向下面的衬底的方向上增加。以此方式，可以从存储阵列200上方访问每个外延源极/漏极区域92的一部分，并且可以对每个外延源极/漏极区域92的暴露部分进行导电接触。

存储阵列200还包括多个栅极电极102。栅极电极102可以各自在垂直于外延源极/漏极区域92的方向上延伸。电介质材料106设置在相邻的栅极电极102之间并隔离相邻的栅极电极102。外延源极/漏极区域92对以及相交的栅极电极102限定每个存储单元202的边界，并且电介质材料106 设置在相邻的外延源极/漏极区域92对之间并隔离相邻的外延源极/漏极区域92对。在一些实施例中，外延源极/漏极区域92的交替堆叠可以电连接到地和电压源。

存储阵列200还可以包括纳米结构54。纳米结构54可以提供存储单元 202的晶体管204的沟道区域。例如，当通过栅极电极102施加适当的电压 (例如，高于相应的晶体管204的相应阈值电压(V_th))时，与栅极电极 102相交的纳米结构54可允许电流从纳米结构54的第一侧的第一外延源极 /漏极区域92流到纳米结构54的与纳米结构54的第一侧相对的第二侧的第二外延源极/漏极区域92。

栅极电介质层100设置在栅极电极102和纳米结构54之间，并且栅极电介质层100提供晶体管204的栅极电介质。在一些实施例中，栅极电介质层100包括铁电(FE)材料，例如，氧化铪、氧化铪锆、掺杂硅的氧化铪等。因此，存储阵列200可被称为铁电随机存取存储器(FERAM)阵列。替代地，栅极电介质层100可以是多层结构、不同的铁电材料、不同类型的存储层(例如，能够存储位)等。将铁电材料用于栅极电介质层100可使得阈值电压(Vt)偏移并提供存储可靠性和改善的性能。

在栅极电介质层100包括FE材料的实施例中，栅极电介质层100可以在两个不同的方向之一上极化。可以通过在栅极电介质层100上施加适当的电压差并生成适当的电场来改变极化方向。根据特定的栅极电介质层 100的极化方向，相应的晶体管204的阈值电压改变并且数字值(例如，0 或1)可以被存储。例如，当栅极电介质层100具有第一电极化方向时，相应的晶体管204可以具有相对低的阈值电压，并且当栅极电介质层100 具有第二电极化方向时，相应的晶体管204可以具有相对高的阈值电压。两个阈值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取被存储在相应的存储单元202中的数字值更容易(例如，更不容易出错)。

为了对存储单元202执行写入操作，在与存储单元202相对应的栅极电介质层100上施加写入电压。可以例如通过向栅极电极102(例如，通过相应的字线)以及相应的外延源极/漏极区域92(例如，通过相应的位线和源极线)施加适当的电压来施加写入电压。通过在栅极电介质层100 上施加写入电压，可以改变栅极电介质层100的极化方向。结果，相应的晶体管204的相应阈值电压可以从低阈值电压切换到高阈值电压，反之亦然，并且数字值可被存储在存储单元202中。由于栅极电极102与外延源极/漏极区域92相交，因此可以选择各个存储单元202用于写入操作。

为了对存储单元202执行读取操作，将读取电压(例如，低阈值电压和高阈值电压之间的电压)施加到相应的栅极电极102(例如，通过相应的字线)。根据相应的栅极电介质层100的极化方向，存储单元202的晶体管204可以导通或可以不导通。结果，相应的外延源极/漏极区域92(例如，电耦合至源极线的相应的外延源极/漏极区域)可以通过(或可以不通过)相应的外延源极/漏极区域92(例如，电耦合至地的相应的源极/漏极区域)来放电，并且可以确定存储在存储单元202中的数字值。由于栅极电极102与外延源极/漏极区域92相交，因此可以选择各个存储单元202用于读取操作。

图1A还示出了在后面的图中使用的存储阵列200的参考截面。截面 A-A’沿着纳米结构54的纵轴并且在与电流流过晶体管204的纳米结构54 的方向平行的方向上。截面B-B’垂直于截面A-A’并且沿着与外延源极/漏极区域92的纵轴平行的方向延伸穿过栅极电极102。截面C-C’与截面B-B’平行并且延伸穿过外延源极/漏区域92。为了清楚起见，后续附图参考这些参考截面。

本文讨论的一些实施例是在使用后栅极工艺形成的nanoFET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在平面器件(例如，平面FET)或鳍式场效应晶体管(FinFET)中使用的方面。

图2至图32是根据一些实施例的制造存储阵列200的中间阶段的截面图和俯视图。图2、图3、图4A、图5A、图6A、图7A、图8、图9A、图 9B、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图 17A、图18A、图19A、图20A、图21A、图22A、图24A、图25A、图 26A、图27A、图28A、图29A、图30A和图31A示出了图1A所示的参考截面A-A’。图4B、图5B、图6B、图7B、图10B、图11B、图12B、图 13B、图14B、图15B、图15E、图15F、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图24B、图25B、图26B、图27B、图28B、图 29B、图30B和图31B示出了图1A所示的参考截面B-B’。图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图29C、图30C和图31C示出了图1A中所示的参考截面C-C’。图4C、图5C、图6C、图7C、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D、图19D、图20D、图21D、图22D、图23、图24C、图25C、图26C、图27C、图28C、图 29D、图30D、图31D和图32示出了俯视图。

在图2中，提供衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n 型掺杂剂)或未掺杂的。衬底50可以是集成电路管芯，例如，逻辑管芯、存储器管芯、ASIC管芯等。衬底50可以是互补金属氧化物半导体 (CMOS)管芯，并且可被称为CMOS下阵列(CUA)。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或前述项的组合。

图2进一步示出了可以在衬底50之上形成的电路。该电路包括位于衬底50的顶表面的晶体管。晶体管可以包括在衬底50的顶表面之上的栅极电介质层302，以及栅极电介质层302之上的栅极电极304。源极/漏极区域306在栅极电介质层302和栅极电极304的相对侧被设置在衬底50中。栅极间隔件308沿着栅极电介质层302的侧壁而形成，并且将源极/漏极区域306与栅极电极304分开适当的横向距离。晶体管可以包括鳍式场效应晶体管(FinFET)、纳米结构(例如，纳米片、纳米线、栅极全环绕等) FET(nanoFET)、平面FET等、或其组合，并且可以通过先栅工艺或后栅工艺来形成。

第一ILD 310围绕并隔离源极/漏极区域306、栅极电介质层302和栅极电极304，并且第二ILD 312在第一ILD 310之上。源极/漏极接触件314 延伸穿过第二ILD 312和第一ILD 310并电连接到源极/漏极区域306，栅极接触件316延伸穿过第二ILD 312并电连接到栅极电极304。在第二ILD 312、源极/漏极接触件314和栅极接触件316之上为互连结构320，其包括一个或多个堆叠的电介质层324以及形成在该一个或多个电介质层324中的导电特征322。互连结构320可以电连接到栅极接触件316和源极/漏极接触件314，以形成功能电路。在一些实施例中，由互连结构320形成的功能电路可以包括逻辑电路、存储电路、感测放大器、控制器、输入/输出电路、图像传感器电路等、或前述项的组合。尽管图2讨论了在衬底50之上形成的晶体管，但其他有源器件(例如，二极管等)和/或无源器件(例如，电容器、电阻器等)也可以形成为功能电路的一部分。为了简单和清楚的目的，在后续附图中可能省略了形成在衬底50之上的晶体管、ILD和互连结构320。衬底50以及晶体管(例如，源极/漏极区域306、栅极电介质层302和栅极电极304)、栅极间隔件308、第一ILD 310、第二ILD 312 和互连结构320可以是CMOS下阵列(CMOS under array，CUA)、逻辑管芯等。

在一些实施例中，衬底50可包括n型区域和p型区域(未单独示出)。 n型区域可以用于形成诸如NMOS晶体管之类的n型器件，例如，n型 nanoFET，并且p型区域可以用于形成诸如PMOS晶体管之类的p型器件，例如，p型nanoFET。n型区域可以与p型区域实体分开，并且可以在n型区域和p型区域之间设置任何数量的器件特征(例如，其他有源器件、掺杂区、隔离结构等)。可以提供任何数量的n型区域和p型区域。

在图3中，在图2的结构之上形成多层堆叠64。为了简单和清楚起见，在后续附图中可能省略了晶体管、ILD和互连结构320。尽管多层堆叠64 被示为接触衬底50，但可以在衬底50和多层堆叠64之间设置任何数量的中间层。例如，可以在衬底50和多层堆叠64之间设置一个或多个互连层，这些互联层在绝缘层(例如，低k电介质层)中包括导电特征。在一些实施例中，可以对导电特征进行图案化，以便为衬底50和/或存储阵列200 (参见图1A和图1B)上的有源器件提供电源、接地和/或信号线。在一些实施例中，可以直接在衬底50之上形成多层堆叠64。

多层堆叠64包括第一半导体层51A-C(统称为第一半导体层51)和第二半导体层53A-C(统称为第二半导体层53)的交替层。为了说明目的如下面更详细讨论的，第一半导体层51会被去除，并且第二半导体层53 会被图案化以在p型区域和n型区域两者中形成nanoFET的沟道区域。在一些实施例中，可以去除第二半导体层53，并且可以图案化第一半导体层 51以在n型区域和p型区域的一者中、或n型区域和p型区域两者中形成 nanoFET的沟道区域。在沟道区域由n型区域和p型区域两者中的第一半导体层51或第二半导体层53形成的实施例中，n型区域和p型区域两者中的沟道区域可具有相同的材料成分(例如，硅或另一种半导体材料)并且可被同时形成。

出于举例目的，多层堆叠64被示出为包括第一半导体层51和第二半导体层53各三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。多层堆叠64中的每一层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等之类的工艺来外延生长。在一些实施例中，第一半导体层51可以由诸如硅锗等之类的第一半导体材料形成，并且第二半导体层53 可以由诸如硅、硅碳、硅锗、锗等之类的第二半导体材料形成。在第一半导体材料和第二半导体材料由硅锗形成的实施例中，第一半导体材料和第二半导体材料可以具有彼此不同的硅浓度和锗浓度，使得第一半导体材料和第二半导体材料可以相对于彼此被选择性地蚀刻。出于举例目的，多层堆叠64被示出为使第一半导体层51之一作为最底部的半导体层。在一些实施例中，多层堆叠64可形成为使得最底部的层是第二半导体层53之一。

第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以去除第一半导体材料的第一半导体层51而不显著去除第二半导体材料的第二半导体层53，从而允许图案化第二半导体层53以形成 nanoFET的沟道区域。类似地，在第二半导体材料的第二半导体层53被去除的实施例中，可以去除第二半导体材料的第二半导体层53而不显著去除第一半导体材料的第一半导体层51，从而允许图案化第一半导体层51以形成nanoFET的沟道区域。

第一半导体层51可形成为具有在约100nm至约500nm范围内的厚度 T_l，而第二半导体层53可形成为具有在约10nm至约50nm范围内的厚度 T₂。在一些实施例中，第一半导体层51的厚度T₁与第二半导体层53的厚度T₂之比可以在约2至约10的范围内。形成具有规定厚度的第一半导体层51和第二半导体层53可有助于允许水平相邻的随后形成的外延源极/漏极区域(例如，下面关于图10A至图10D讨论的外延源/漏极区域92)合并，而垂直相邻的随后形成的外延源极/漏极区域不合并。这允许将水平合并的外延源极/漏极区域用作源极线和位线，并防止垂直相邻的外延源极/ 漏极区域之间的短路。使用合并的外延源极/漏极区域作为源极线和位线减小了器件尺寸，提高了器件密度，并降低了成本。

在图4A至图4C中，在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64中蚀刻沟槽来在多层堆叠64中形成纳米结构55。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。该蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可以从第一半导体层51限定第一纳米结构52A-C(统称为第一纳米结构52)，并可以从第二半导体层53限定第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可统称为纳米结构55。

可以通过任何适当的方法来对纳米结构55进行图案化。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来对纳米结构55进行图案化。通常，双图案化或多图案化工艺组合光刻工艺和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对纳米结构55进行图案化。

在一些实施例中，n型区域和p型区域中的纳米结构55具有基本相等的宽度；然而，纳米结构55的宽度在n型区域或p型区域的一者中可以更大。此外，尽管每个纳米结构55被示为具有始终一致的宽度，但在一些实施例中，纳米结构55可具有逐渐变窄的(tapered)侧壁，使得每个纳米结构55的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可具有不同的宽度并且为梯形形状。

纳米结构55可具有在约10nm至约50nm的范围内的宽度W₁。纳米结构55可以分开在约50nm至约100nm的范围内的距离D₁。形成具有规定宽度和间距的第一纳米结构55可有助于允许水平相邻的随后形成的外延源极/漏极区域(例如，下面关于图10A至图10D讨论的外延源极/漏极区域92)合并，而垂直相邻的随后形成的外延源极/漏极区域不合并。这允许将水平合并的外延源极/漏极区域用作源极线和位线，并防止垂直相邻的外延源极/漏极区域之间的短路。使用合并的外延源极/漏极区域作为源极线和位线减小了器件尺寸，提高了器件密度，并降低了成本。

以上关于图3至图4C描述的工艺仅是可以如何形成纳米结构55的一个示例。在一些实施例中，纳米结构55可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成纳米结构55。外延结构可以包括交替的以上讨论的半导体材料(例如，第一半导体材料和第二半导体材料)。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入，但原位掺杂和注入掺杂可以一起使用。

此外，仅出于举例目的，第一半导体层51(以及所得的第一纳米结构 52)和第二半导体层53(以及所得的第二纳米结构54)在本文被示出并讨论为在p型区域和n型区域中包括相同的材料。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者在p型区域和n型区域中可以是不同的材料、或者可以以不同的顺序形成。

进一步在图4A至图4C中，可以在纳米结构55中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于n型区域和p型区域的不同注入步骤。例如，可以在n型区域和p型区域中的纳米结构55和衬底50之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在p型区域中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在约10¹³原子/cm³至约10¹⁴原子 /cm³的范围内。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。然后可以重复该工艺以在n型区域中执行p型杂质注入，其中形成并图案化光致抗蚀剂以基本上防止p型杂质被注入到p型区域中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在约10¹³原子/cm³至约 10¹⁴原子/cm³的范围内。在n型区域和p型区域的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但原位掺杂和注入掺杂可以一起使用。

在图5A至图5C中，在纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以沉积在虚设电介质层70之上，并然后例如通过CMP来平坦化。掩模层74可以沉积在虚设栅极层72之上。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly- SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或其他用于沉积所选材料的技术来沉积。虚设栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，跨n型区域和p型区域形成单个虚设栅极层72和单个掩模层 74。注意，仅出于说明目的，虚设电介质层70被示为仅覆盖纳米结构55。在一些实施例中，虚设电介质层70可被沉积为使得虚设电介质层70覆盖衬底50，使得虚设电介质层70在虚设栅极层72和衬底50之间延伸。

在图6A至图6C中，可以使用可接受的光刻和蚀刻技术来图案化掩模层74(参见图5A至图5C)，以形成掩模78。然后可以将掩模78的图案转移至虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖纳米结构55的相应的沟道区域。掩模78 的图案可用于将每个虚设栅极76与相邻的虚设栅极76实体分离。虚设栅极76还可以具有与相应的纳米结构55的长度方向基本上垂直的长度方向。

进一步在图6A至图6C中，第一间隔件80形成在纳米结构55之上并且与虚设栅极电介质71、虚设栅极76和掩模78相邻。第一间隔件80可用作用于形成自对准源极/漏极区域的间隔件。可通过在衬底50的顶表面；纳米结构55和掩模78的顶表面和侧壁；以及虚设栅极76和虚设栅极电介质层71的侧壁上沉积第一间隔件层(未单独示出)来形成第一间隔件80。第一间隔件层可以使用诸如热氧化之类的技术由氧化硅、氮化硅、氮氧化硅等形成，或者可以通过CVD、ALD等来沉积。

在形成第一间隔件层之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图4A至图4C中讨论的注入，可以在n型区域之上形成掩模(例如，光致抗蚀剂)，同时暴露p型区域，并且适当类型(例如，p型)的杂质可被注入到p型区域中的暴露的纳米结构55中。然后可以去除掩模。随后，可以在p型区域之上形成掩模(例如，光致抗蚀剂)，同时暴露n型区域，并且适当类型(例如，n型)的杂质可被注入到n型区域中的暴露的纳米结构55中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻掺杂源极/漏极区域可具有约1×10¹⁵原子/cm³至约1×10¹⁹原子/cm³的范围内的杂质浓度。可以使用退火来修复注入物损坏并激活所注入的杂质。

然后可以蚀刻第一间隔件层以形成第一间隔件81。如下面将更详细地讨论的，第一间隔件80用于自对准随后形成的源极漏极区域，以及在后续工艺期间保护纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。如图6A所示，第一间隔件80可设置在掩模78、虚设栅极76和虚设栅极电介质71的侧壁上。如图6C所示，第一间隔件80可以进一步设置在纳米结构55的侧壁上。

注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。

在图7A至图7C中，在纳米结构55中形成第一凹槽86。在一些实施例中，第一凹槽86还可以至少部分地延伸到衬底50中。随后将在第一凹槽86中形成外延源极/漏极区域。第一凹槽86可以延伸穿过第一纳米结构 52和第二纳米结构54。如图7A所示，第一凹槽86可以延伸到衬底50的顶表面。可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)蚀刻纳米结构55来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件80和掩模78掩蔽纳米结构55的一些部分。可以使用单次蚀刻工艺或多次蚀刻工艺来蚀刻纳米结构55的每一层。可以使用定时蚀刻工艺，以在第一凹槽86达到期望深度之后停止对第一凹槽86的蚀刻。

在图8中，蚀刻由第一凹槽86暴露的、由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠64的各层的侧壁的部分，以形成侧壁凹槽88。尽管在图8中第一纳米结构52的与侧壁凹槽88相邻的侧壁被示为直的，但这些侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺(例如，湿法蚀刻等)来蚀刻侧壁。在第一纳米结构52包括例如硅锗并且第二纳米结构54包括例如硅或碳化硅的实施例中，可以使用利用氟化氢、另一种基于氟的蚀刻剂等的湿法蚀刻工艺或干法蚀刻工艺来蚀刻第一纳米结构52的侧壁。

在图9A和图9B中，在侧壁凹槽88中形成第一内部间隔件90。可以通过在图8所示的结构之上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离特征。如将在下面更详细地讨论的，将在第一凹槽86中形成源极/漏极区域，而第一纳米结构52将被替换为相应的栅极结构。

可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但可以利用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示为与第二纳米结构54的侧壁齐平，但第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁、或相对于第二纳米结构54的侧壁凹进。

此外，尽管在图9A中第一内部间隔件90的外侧壁被示为直的，但第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图9B示出了这样的实施例，其中第一纳米结构52的侧壁是凹的、第一内部间隔件90的外侧壁是凹的、并且第一内部间隔件90相对于第二纳米结构54的侧壁凹进。可以通过诸如RIE、NBE等之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件90可用于防止对通过后续蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺)随后形成的源极/漏极区域(例如，以下关于图 10A至图10D讨论的外延源极/漏极区域92)的损坏。

在图10A至图10D中，在第一凹槽86中形成外延源极/漏极区域92A- C。外延源极/漏极区域92A-C可统称为外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以在第二纳米结构54上施加应力，从而提高性能。如图10A所示，在第一凹槽86中形成外延源极/漏极区域92，使得每个虚设栅极76被设置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中，第一间隔件80用于将外延源极/漏极区域92与虚设栅极 76分开适当的横向距离，并且第一内部间隔件90用于将外延源极/漏极区域92与第一纳米结构52分开适当的横向距离，使得外延源极/漏极区域92 不会使随后形成的所得nanoFET的栅极短路。

如图10A、图10C和图10D所示，可以分别从第二纳米结构54A-C外延生长外延源极/漏极区域92A-C(统称为外延源极/漏极区域92)。外延源极/漏极区域92可被生长为使得水平相邻的外延源极/漏极区域92(例如，在与衬底50的主表面平行的方向上彼此相邻的外延源极/漏极区域92)彼此合并，这些外延源极/漏极区域92由外延源极/漏极区域92A.i和92A.ii、外延源极/漏极区域92B.i和92B.ii、外延源极/漏极区域92C.i和92C.ii以及相应的虚线来例示。另一方面，垂直相邻的外延源极/漏极区域92(例如，在与衬底50的主表面垂直的方向上彼此在正上方/正下方的外延源极/漏极区域92)保持彼此分离，例如，外延源极/漏极区域92A-C。外延源极/漏极区域92可以从第二纳米结构54的侧壁延伸，并且可以沿着第一内部间隔件90和第一间隔件80的侧壁延伸。

外延源极/漏极区域92可被外延生长为具有在约30nm至约200nm的范围内的厚度T₃。外延源极/漏极区域92可以具有在约50nm至约400nm 的范围内的高度H₁，并且可以彼此分开间隙93，该间隙93具有在约50nm 至约200nm的范围内的高度H₂。第一纳米结构52和第二纳米结构54的间隔和尺寸可以与厚度T₃一起选择，以允许水平相邻的外延源极/漏极区域 92彼此合并，而垂直相邻的外延源极/漏极区域92保持不合并。在一些实施例中，这可以如下实现，形成具有厚度T₁的第一半导体层51，该厚度T₁大于相邻的纳米结构55之间的距离D₁，使得水平相邻的第二纳米结构54 比垂直相邻的第二纳米结构54间隔更紧密。水平相邻的第二纳米结构54 可以彼此分隔开距离D₁，该距离D₁在约50nm至约200nm的范围内，而垂直相邻的第二纳米结构54可以彼此分隔开距离D₂，该距离D₂大于距离 D₁并且在约100nm至约500nm的范围内。这允许将水平合并的外延源极/ 漏极区域92用作源极线和位线，并防止垂直相邻的外延源极/漏极区域92 之间的短路。使用合并的外延源极/漏极区域92作为源极线和位线减小了器件尺寸，提高了器件密度，并降低了成本。

尽管外延源极/漏极区域92被示为在图10A所示的截面图中具有矩形形状，并且在图10C所示的截面图中具有圆形形状，但外延源极/漏极区域 92可具有任何合适的截面形状，例如，六边形、八边形、或其他形状。在一些实施例中，外延源极/漏极区域92可以具有小平面。在一些实施例中，n型区域和p型区域两者中的外延源极/漏极区域92可以包括诸如硅、碳化硅、掺杂磷的碳化硅、硅磷、硅锗、掺杂硼的硅锗、锗、锗锡等之类的材料。

n型区域(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽p型区域(例如，PMOS区域)来形成。然后，在n型区域中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何适用于n型nanoFET的可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。

p型区域(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽n型区域(例如，NMOS区域)来形成。然后，在p型区域中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何适用于p型nanoFET的可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。

外延源极/漏极区域92、第二纳米结构54、和/或衬底50可以注入掺杂剂以形成源极/漏极区域(类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺)，然后进行退火。源极/漏极区域的杂质浓度可以在约1×10¹⁹原子/cm³和约1×10²¹原子/cm³之间。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。

在图11A至图11D中，分别在图10A至图10D所示的结构之上沉积第一层间电介质(ILD)96。第一ILD 96可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)、ALD等之类的任何适当的方法来沉积。电介质材料可以包括氮化硅、氧化硅、碳氮化硅、碳氮氧化硅、碳化硅、氮氧化硅等。可以使用通过任何可接受的工艺形成的其他绝缘材料。如图11A和图11C所示，第一ILD 96可以形成为围绕外延源极 /漏极区域92并填充间隙93。第一ILD 96可以沿着以下项来形成：外延源极/漏极区域92的顶表面、侧表面和底表面；第一内部间隔件90的侧表面；第一间隔件80的侧表面和顶表面；以及掩模78的顶表面。

在图12A至图12D中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。该平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件80的沿着掩模78 的侧壁的部分。在平坦化工艺之后，虚设栅极76、第一间隔件80和第一 ILD 96的顶表面在工艺变化内是齐平的。因此，虚设栅极76的顶表面通过第一ILD 96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD96的顶表面与掩模78和第一间隔件80的顶表面齐平。

在图13A至图13D中，在一个或多个蚀刻步骤中去除虚设栅极76和掩模78(如果存在的话)，从而形成第二凹槽98。虚设栅极电介质71在第二凹槽98中的部分也可以被去除。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极76和虚设栅极电介质71。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ILD 96或第一间隔件80更快的速率选择性地蚀刻虚设栅极76。每个第二凹槽98暴露和/或上覆于纳米结构55的部分，这些部分用作随后完成的 nanoFET中的沟道区域。纳米结构55的用作沟道区域的部分被设置在外延源极/漏极区域92的相邻对之间。在去除期间，虚设栅极电介质71可以在蚀刻虚设栅极76时用作蚀刻停止层。然后可以在去除虚设栅极76之后去除虚设栅极电介质71。

在图14A至图14D中，第一纳米结构52被去除，从而扩展第二凹槽 98。第一纳米结构52可如下去除，使用对第一纳米结构52的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例如，湿法蚀刻等)，而与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域58保持相对未被蚀刻。在第一纳米结构52包括例如硅锗并且第二纳米结构54A-54C包括例如硅或碳化硅的实施例中，可以使用氟化氢、另一种基于氟的蚀刻剂等来去除第一纳米结构52。在第一纳米结构52被去除之后，在垂直方向(例如，与衬底50的主表面垂直的方向)相邻的第二纳米结构54可以彼此分隔开与第一纳米结构的厚度(例如，厚度T₁)相等的距离。

在图15A至图15D中，形成栅极电介质层100和栅极电极102以用于替换栅极。栅极电介质层100被共形地沉积在第二凹槽98中。栅极电介质层100可被形成在衬底50的顶表面上、以及第二纳米结构54的顶表面、侧表面和底表面上。栅极电介质层100还可被沉积在第一ILD 96的顶表面、第一间隔件80的顶表面和侧表面、以及第一内部间隔件90的侧表面上。栅极电介质层100可通过CVD、PVD、ALD、分子束沉积(MBD)、 PECVD等来沉积。

在一些实施例中，栅极电介质层100可包括能够通过在栅极电介质层 100上施加适当的电压差而在两个不同的极化方向之间切换的材料。栅极电介质层100可以是高k电介质材料，例如，基于铪(Hf)的电介质材料等。在一些实施例中，栅极电介质层100包括铁电(FE)材料，例如，氧化铪、氧化铪锆、掺杂硅的氧化铪等。在一些实施例中，栅极电介质层100可包括不同的铁电材料或不同类型的电介质材料。在一些实施例中，栅极电介质层100可以是在两个SiO_x层之间包括SiN_x层的多层电介质结构 (例如，ONO结构)。栅极电介质层100的结构在n型区域和p型区域中可以相同或不同。栅极电介质层100可具有在约5nm至约20nm的范围内的厚度。形成厚度小于5nm的栅极电介质层100可能损害性能，而形成厚度大于20nm的栅极电介质层100可能占用过多的空间。

栅极电极102被沉积在栅极电介质层100之上，并填充第二凹槽98的其余部分。栅极电极102可以包括含金属的材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，尽管在图 15A至图15D中示出了单层栅极电极102，但栅极电极102可包括任意数量的衬里层、任意数量的功函数调整层、以及填充材料。构成栅极电极 102的层的任意组合可沉积在相邻的第二纳米结构54之间以及第二纳米结构54A与衬底50之间。

n型区域和p型区域中的栅极电介质层100的形成可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电极102的形成可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料和/或具有不同数量的层，和 /或每个区域中的栅极电极102可以通过不同的工艺形成，使得栅极电极 102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适当的区域。

在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层100以及栅极电极102的材料的多余部分，这些多余部分在第一ILD 96和第一间隔件80的顶表面之上。栅极电极102的材料以及栅极电介质层100的剩余部分因此形成所得nanoFET的替换栅极结构。栅极电极102和栅极电介质层100可被统称为“栅极结构”。

尽管在图14B和图15B中第二纳米结构54被示为具有矩形截面形状，但是在去除虚设栅极电介质71、虚设栅极76和第一纳米结构52之后，第二纳米结构54可具有圆形、环形、正方形、或其他横截面形状。作为示例，图15E示出了第二纳米结构54在截面图中具有圆形形状的实施例，并且图 15F示出了第二纳米结构54在截面图中具有正方形形状的实施例。可以通过控制第二半导体层53的厚度，第二纳米结构54的宽度，以及用于图案化第二纳米结构54、去除虚设栅极电介质71、虚设栅极76和第一纳米结构52的蚀刻工艺的参数来控制第二纳米结构54的形状。栅极电介质层100 被共形地形成，并因此具有与第二纳米结构54的截面形状类似的截面形状。例如，在图15E所示的实施例中，栅极电介质层100在截面图中具有圆形形状，在图15E所示的实施例中，栅极电介质层100在截面图中具有正方形形状。

在图16A至图16D中，穿过栅极电极102、栅极电介质层100和第一间隔件80来图案化沟槽104。还可以穿过第二纳米结构54来图案化沟槽 104。可以通过光刻和蚀刻的组合来图案化沟槽104。该蚀刻可以是任何可接受的蚀刻工艺，例如，湿法或干法蚀刻、RIE、NBE等、或其组合。该蚀刻可以是各向异性的。沟槽104可以设置在第一ILD 96的相对侧壁与外延源极/漏极区域92之间，并且沟槽104可以将存储阵列200中的存储单元 202的相邻堆叠实体分开(参见图1A)。在该结构的后续将形成阶梯结构 (例如，下面关于图21A至图21D讨论的阶梯结构110)的部分中，还可以穿过栅极电极102、栅极电介质层100、第一间隔件80和第二纳米结构 54来图案化沟槽104。

在图17A至图17D中，电介质材料106被沉积在沟槽104中并填充沟槽104。电介质材料106可以包括可通过CVD、PVD、ALD、PECVD等来沉积的例如氮化硅、氧化硅、碳氮化硅、碳氮氧化硅、碳化硅、氧氮化硅等。电介质材料106可以填充沟槽104，并且可被沉积为沿着第一ILD 96、第一间隔件80、栅极电介质层100、栅极电极102和衬底50的顶表面，并沿着栅极电介质层100、栅极电极102、第一ILD 96和外延源极/漏极区域 92的侧壁延伸。在沉积之后，可以执行平坦化工艺(例如，CMP、回蚀等) 以去除电介质材料106的多余部分。在所得的结构中，第一ILD 96、第一间隔件80、栅极电介质层100、栅极电极102和电介质材料106的顶表面可基本上彼此齐平(例如，在工艺变化内)。

图18A至图21D示出了图案化第一ILD 96和外延源极/漏极区域92以形成阶梯结构110(在图21A至图21D中示出)。在图18A至图18D中，在第一ILD 96、电介质材料106、第一间隔件80、栅极电介质层100和栅极电极102之上形成光致抗蚀剂108。光致抗蚀剂108可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。图案化光致抗蚀剂108可以暴露第一ILD 96和电介质材料106的在区域111中的部分，同时掩蔽第一ILD 96、电介质材料106、第一间隔件80、栅极电介质层100和栅极电极102的其余部分。

进一步在图18A至图18D中，使用光致抗蚀剂108作为掩模来蚀刻区域111中的第一ILD 96的暴露部分，以及使用第一ILD 96作为掩模来蚀刻区域111中的第一ILD 96的暴露部分下方的外延源极/漏极区域92C的部分。该蚀刻可以是任何可接受的蚀刻工艺，例如，湿法或干法蚀刻、RIE、 NBE等、或其组合。该蚀刻可以是各向异性的。该蚀刻可以去除区域111中的第一ILD 96和外延源极/漏极区域92C的部分，并限定开口109。由于第一ILD 96和外延源极/漏极区域92C具有不同的材料组成，因此用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，外延源极/漏极区域92C在蚀刻第一ILD 96时用作蚀刻停止层，并且第一ILD 96在蚀刻外延源极/漏极区域92C时用作蚀刻停止层。结果，可以选择性地去除第一ILD 96和外延源极/漏极区域92C的部分，而不去除第一ILD 96和外延源极/漏极区域92的其余部分，并且开口109可以延伸至期望深度。替代地，可以使用定时蚀刻工艺来在开口109达到期望深度之后停止对开口109的蚀刻。在所得的结构中，外延源极/漏极区域92B之上的第一ILD 96的一部分在区域111中暴露。

在图19A至图19D中，修整光致抗蚀剂108以暴露第一ILD 96和电介质材料106的附加部分。可以使用可接受的光刻技术来修整光致抗蚀剂108。作为修整的结果，光致抗蚀剂108的宽度减小，并且第一ILD 96和电介质材料106的在区域111和区域113中的部分暴露。例如，可以暴露区域113 和区域111中的第一ILD 96和电介质材料106的顶表面。

然后，可以使用光致抗蚀剂108以及第一ILD 96和外延源极/漏极区域 92C的部分作为掩模来蚀刻第一ILD 96和外延源极/漏极区域92的暴露部分。该蚀刻可以是任何合适的蚀刻工艺，例如，湿法或干法蚀刻、RIE、 NBE等、或其组合。该蚀刻工艺可以是各向异性的。该蚀刻可以将开口 109进一步延伸到第一ILD 96和外延源极/漏极区域92中。由于第一ILD 96和外延源极/漏极区域92具有不同的材料组成，因此用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，外延源极/漏极区域92B-C 在蚀刻第一ILD 96的部分时用作蚀刻停止层，并且第一ILD 96的部分在蚀刻外延源极/漏极区域92B-C时用作蚀刻停止层。结果，可以选择性地蚀刻第一ILD 96和外延源极/漏极区域92B-C，而不蚀刻第一ILD 96和外延源极/漏极区域92的其余部分，并且开口109可延伸到期望深度。替代地，可以使用定时蚀刻工艺来在开口109达到期望深度之后停止对开口109的蚀刻。此外，在蚀刻工艺期间，第一ILD 96和外延源极/漏极区域92的未蚀刻部分用作用于下面的层的掩模，并且因此第一ILD 96和外延源极/漏极区域92C的先前图案(参见图18A至图18D)可被转移到下面的第一 ILD 96和下面的外延源极/漏极区域92B。在所得的结构中，外延源极/漏极区域92A之上的第一ILD 96的部分在区域111中暴露，并且外延源极/漏极区域92B之上的第一ILD 96的部分在区域113中暴露。

在图20A至图20D中，修整光致抗蚀剂108以暴露第一ILD 96和电介质材料106的附加部分。可以使用可接受的光刻技术来修整光致抗蚀剂108。作为修整的结果，光致抗蚀剂108的宽度减小，并且第一ILD 96和电介质材料106的在区域111、区域113和区域115中的部分被暴露。例如，可以暴露区域115、区域113和区域111中的第一ILD 96和电介质材料106的顶表面。

然后，可以使用光致抗蚀剂108、第一ILD 96、外延源极/漏极区域 92C和外延源极/漏极区域92B的部分作为掩模来蚀刻第一ILD 96和外延源极/漏极区域92的暴露部分。该蚀刻可以是任何合适的蚀刻工艺，例如，湿法或干法蚀刻、RIE、NBE等、或其组合。该蚀刻工艺可以是各向异性的。该蚀刻可以将开口109进一步延伸到第一ILD 96和外延源极/漏极区域 92中。由于第一ILD 96和外延源极/漏极区域92具有不同的材料组成，因此用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，外延源极/漏极区域92A-C在蚀刻第一ILD 96的部分时用作蚀刻停止层，并且第一ILD 96的部分在蚀刻外延源极/漏极区域92A-C时用作蚀刻停止层。结果，可以选择性地蚀刻第一ILD 96和外延源极/漏极区域92A-C，而不蚀刻第一ILD 96的其余部分，并且开口109可延伸到期望深度。替代地，可以使用定时蚀刻工艺来在开口109达到期望深度之后停止对开口109的蚀刻。此外，在蚀刻工艺期间，第一ILD 96和外延源极/漏极区域92的未蚀刻部分用作用于下面的层的掩模，并且因此第一ILD 96和外延源极/漏极区域92B-C的先前图案(参见图19A至图19D)可被转移到下面的第一 ILD 96和下面的外延源极/漏极区域92A-B。在所得的结构中，衬底50之上的第一ILD96的部分在区域111中暴露，外延源极/漏极区域92A之上的第一ILD 96的部分在区域113中暴露，并且外延源极/漏极区域92B之上的第一ILD 96的部分在区域115中暴露。

在图21A至图21D中，通过可接受的灰化或湿法剥离工艺去除光致抗蚀剂108。因此，形成阶梯结构110。阶梯结构110包括第一ILD 96和外延源极/漏极区域92的交替层的堆叠。如图21C所示，外延源极/漏极区域 92的长度在朝向衬底50的方向上增加，使得外延源极/漏极区域92A更长并且横向延伸超过外延源极/漏极区域92B，并且外延源极/漏极区域92B更长并且横向延伸超过外延源极/漏极区域92C。结果，在后续工艺步骤中，可以从阶梯结构110上方到每个外延源极/漏极区域92进行导电接触。

在图22A至图22D中，金属间电介质(IMD)112被沉积在图21A至图21D的结构之上。IMD 112可以沿着第一ILD 96、第一间隔件80、栅极电介质层100、栅极电极102、电介质材料106和外延源极/漏极区域92A- C的顶表面，并沿着第一ILD 96和外延源极/漏极区域92A-C的侧表面来形成。IMD 112可以由电介质材料形成，并且可以通过诸如CVD、PECVD、可流动CVD(FCVD)等之类的任何适当的方法来沉积。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。在一些实施例中， IMD 112可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可以使用通过任何可接受的工艺形成的其他电介质材料。

进一步在图22A至图22D中，接触件114和接触件116被形成为分别延伸并电耦合到外延源极/漏极区域92和栅极电极102。外延源极/漏极区域92的阶梯形状在每个外延源极/漏极区域92上提供用于接触件114着落 (land on)的表面。例如，形成接触件114和接触件116可包括使用光刻和蚀刻的组合在IMD 112中图案化开口，以暴露外延源极/漏极区域92和栅极电极102的部分。在一些实施例中，可以通过对IMD 112的材料具有高蚀刻选择性的工艺来形成IMD 112中的开口。这样，可以形成IMD 112 中的开口而不显著去除外延源极/漏极区域92和栅极电极102的材料。

在一些实施例中，可以同时形成暴露每个外延源极/漏极区域92A-C的开口。由于在每个外延源极/漏极区域92A-C上方的IMD 112的厚度的变化，外延源极/漏极区域92C可被暴露于蚀刻比外延源极/漏极区域92B更长的持续时间，而外延源极/漏极区域92B被暴露于蚀刻比外延源极/漏极区域92A更长的持续时间。暴露于蚀刻可在外延源极/漏极区域92中造成一些材料损失、点蚀或其他损坏，使得外延源极/漏极区域92C受到最大程度的损坏，外延源极/漏极区域92B受到减小程度的损坏，并且外延源极/ 漏极区域92A受到最小程度的损坏。暴露栅极电极102的开口可以与暴露外延源极/漏极区域92的开口同时形成，或者通过与用于形成暴露外延源极/漏极区域92的开口的蚀刻工艺相似或相同的单独的蚀刻工艺来形成。

在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未单独示出)，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍、氮化钛、氮化钽等。接触件114 和接触件116可被同时形成或单独地形成。可以执行诸如CMP之类的平坦化工艺以从IMD 112的表面去除多余的材料。剩余的衬里和导电材料在开口中形成接触件114和接触件116。如图22C所示，接触件114可以延伸到每个外延源极/漏极区域92A-C。如图22B所示，接触件116延伸到每个栅极电极102。

在图23中，导电线118和导电线120分别形成在接触件114和接触件 116之上，并分别电耦合到接触件114和接触件116。导电线118和导电线 120可形成在IMD 112之上。在一些实施例中，导电线118和导电线120可形成在附加IMD层中，这些附加IMD层通过与用于IMD112的工艺和材料相同或相似的工艺和材料而形成在IMD 112之上。在一些实施例中，可以使用镶嵌工艺来形成导电线118和导电线120，其中利用光刻和蚀刻技术的组合来图案化IMD 112之上的附加IMD层，以形成与导电线118和导电线120的期望图案相对应的沟槽。可以在沟槽中沉积可选的扩散阻挡层和/或可选的粘附层，然后可以用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、或其他替代物。用于导电材料的合适材料包括铜、铜合金、银、金、钨、钴、铝、镍、氮化钛、氮化钽、其组合等。在实施例中，导电线118和导电线120可如下形成：沉积铜或铜合金的种子层，并使用电镀来填充沟槽。可以使用化学机械平坦化(CMP)工艺等来从附加IMD层的表面去除过量的导电材料，并平坦化导电线118和导电线120以及附加IMD层的表面以用于后续工艺。

如图23所示，在与外延源极/漏极区域92的长度方向垂直的方向上相邻的栅极电极102可电耦合到不同的导电线120。每个接触件114可电耦合到导电线118之一。在一些实施例中，栅极电极102可以是字线，其通过接触件116和导电线120连接到字信号。阶梯结构110的第一侧的外延源极/漏极区域92可以是源极线，其通过接触件114和导电线118电耦合到电压源，并且阶梯结构110的第二侧的外延源极/漏极区域92可以是位线，其通过接触件114和导电线118电耦合到地。

形成彼此水平合并并且垂直隔离的外延源极/漏极区域92允许对阶梯结构110中的每个外延源极/漏极区域92A-C进行单独的连接。这增加了可以在给定区域中提供的器件的数量(例如，提高器件密度)并降低了成本。

图24A至图32示出了相邻的栅极结构的第二纳米结构54彼此交错 (staggered)的实施例。图24A至图24C示出了在已经执行了与图3至图 4C中所示并且上文讨论的步骤相似或相同的步骤之后的纳米结构55。纳米结构55可形成为具有与以上关于图3至图4C的实施例所讨论的不同的宽度和间距。例如，纳米结构55可具有约10nm至约50nm的范围内的宽度W₂。纳米结构55可分开约20nm至约300nm的范围内的距离D₃。形成具有规定的宽度和间距的第一纳米结构55可有助于允许水平相邻的随后形成的外延源极/漏极区域(例如，下面关于图29A至图29D讨论的外延源极/漏极区域92)合并，而垂直相邻的随后形成的外延源极/漏极区域不合并。这允许将水平合并的外延源极/漏极区域用作源极线和位线，并防止垂直相邻的外延源极/漏极区域之间的短路。使用合并的外延源极/漏极区域作为源极线和位线减小了器件尺寸，提高了器件密度，并降低了成本。

纳米结构55可以包括与上述相似或相同的第一纳米结构52A-C(统称为第一纳米结构52)和第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构52可形成为具有约100nm至约500nm的范围内的高度H₃，而第二纳米结构54可形成为具有约10nm至约50nm的范围内的高度H₄。在一些实施例中，第一纳米结构52的高度H₃与第二纳米结构54的高度H₄之比可以在约2至约10的范围内。形成具有规定厚度的第一纳米结构52 和第二纳米结构54可有助于允许水平相邻的随后形成的外延源极/漏极区域(例如，下面关于图29A至图29D讨论的外延源极/漏极区域92)合并，而垂直相邻的随后形成的外延源极/漏极区域不合并。这允许将水平合并的外延源极/漏极区域用作源极线和位线，并防止垂直相邻的外延源极/漏极区域之间的短路。使用合并的外延源极/漏极区域作为源极线和位线减小了器件尺寸，提高了器件密度，并降低了成本。

在图25A至图25C中，图案化纳米结构55以在每个纳米结构55中形成间隙130。间隙130可以延伸穿过第二纳米结构54A-C和第一纳米结构 52A-C，并且可以暴露衬底50的表面。可以使用与以上关于图4A至图4C 所讨论的相同或相似的工艺来图案化纳米结构55。在一些实施例中，可以在单个工艺步骤中形成并图案化纳米结构55以形成间隙130。如图25C所示，在相邻的纳米结构55中形成的间隙130可以交错，并且相邻的纳米结构55的其余部分也可以交错。相邻的纳米结构55的其余部分中的部分可以彼此重叠。以交错配置形成纳米结构55可以简化后续步骤中与第二纳米结构54的连接，降低了成本并减少了器件缺陷。在纳米结构55的图案化之后，随后形成晶体管204的沟道区域的纳米结构55的部分在与纳米结构 55的纵轴垂直的方向上可以彼此分开约50nm至约200nm的范围内的距离 D₄。

在图26A至图26C中，在纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可被沉积在虚设电介质层70之上，然后例如通过CMP来平坦化。掩模层74可被沉积在虚设栅极层72之上。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅-锗(poly- SiGe)、金属氮化物、金属硅化物、金属氧化物、以及金属。虚设栅极层 72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，在n型区域和p型区域上形成单个虚设栅极层72和单个掩模层74。注意，仅出于举例目的，虚设电介质层70被示为仅覆盖纳米结构 55。在一些实施例中，虚拟电介质层70可被沉积为使得虚拟电介质层70 覆盖衬底50，使得虚拟电介质层70在虚拟栅极层72和衬底50之间延伸。

在图27A至图27C中，可以使用可接受的光刻和蚀刻技术来图案化掩模层74(参见图26A至图26C)，以形成掩模78。掩模78的图案然后可被分别转移至虚设栅极层72和虚设电介质层70，以形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖纳米结构55的相应沟道区域。掩模78 的图案可用于将每个虚设栅极76与相邻的虚设栅极76实体分开。虚设栅极76还可以具有与相应的纳米结构55的长度方向基本上垂直的长度方向。

进一步在图27A至图27C中，在纳米结构55、相邻的虚设栅极电介质 71、虚设栅极76和掩模78之上形成第一间隔件80。第一间隔件80可以用作用于形成自对准源极/漏极区域的间隔件。可以通过在衬底50的顶表面；纳米结构55和掩模78的顶表面和侧壁；以及虚设栅极76和虚设栅极电介质71的侧壁上沉积第一间隔件层(未单独示出)来形成第一间隔件80。第一间隔件层可以使用诸如热氧化之类的技术而由氧化硅、氮化硅、氮氧化硅等形成，或者可以通过CVD、ALD等来沉积。

然后可以蚀刻第一间隔件层以形成第一间隔件81。如下面将更详细地讨论的，第一间隔件80用于自对准随后形成的源极漏极区域，以及在后续工艺期间保护纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层，例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。如图27A所示，第一间隔件80可设置在掩模78、虚设栅极76和虚设栅极电介质71的侧壁上。如图27C所示，第一间隔件80可以进一步设置在纳米结构55的侧壁上。

如图27A所示，第一间隔件80可形成为沿着第一纳米结构52和第二纳米结构54的端表面延伸。在一些实施例中，虚设栅极76可形成为沿着第一纳米结构52和第二纳米结构54的端表面延伸，并且第一间隔件80可形成在第二纳米结构54C之上。

尽管将纳米结构55描述为在形成和图案化虚设栅极76、虚设栅极电介质71和掩模78之前被图案化以形成间隙130，但在一些实施例中，可以在形成和图案化虚设栅极76、虚设栅极电介质71和掩模78之后图案化纳米结构55以形成间隙130。此外，可以在形成第一间隔件80之前或之后图案化纳米结构55以形成间隙130。

在图28A至图28C中，在纳米结构55中形成第一凹槽86。在一些实施例中，第一凹槽86还可以至少部分地延伸到衬底50中。随后将在第一凹槽86中形成外延源极/漏极区域。第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54。如图28A所示，第一凹槽86可以延伸到衬底50 的顶表面。可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)蚀刻纳米结构55来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件80和掩模78掩蔽纳米结构55的部分。可以使用单次蚀刻工艺或多次蚀刻工艺来蚀刻纳米结构55的每一层。可以使用定时蚀刻工艺，以在第一凹槽86达到期望深度之后停止对第一凹槽86的蚀刻。

进一步在图28A至图28C中，被第一凹槽86暴露的第一纳米结构52 的侧壁的部分由第一内部间隔件90代替。可以使用与以上关于图8所讨论的相同或相似的工艺来蚀刻第一纳米结构52。然后，可以使用与以上关于图9A或图9B所讨论的相同或相似的工艺和材料来形成第一内部间隔件90。

在图29A至图29D中，在第一凹槽86中形成外延源极/漏极区域92A- C。外延源极/漏极区域92A-C可统称为外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以在第二纳米结构54上施加应力，从而提高性能。如图29A所示，在第一凹槽86中形成外延源极/漏极区域92，使得每个虚设栅极76被设置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中，第一间隔件80用于将外延源极/漏极区域92与虚设栅极 76分开适当的横向距离，并且第一内部间隔件90用于将外延源极/漏极区域92与第一纳米结构52分开适当的横向距离，使得外延源极/漏极区域92 不会使随后形成的所得nanoFET的栅极短路。

如图29A、图29C和图29D所示，可以分别从第二纳米结构54A-C外延生长外延源极/漏极区域92A-C。外延源极/漏极区域92可被生长为使得水平相邻的外延源极/漏极区域92(例如，在与衬底50的主表面平行的方向上彼此相邻的外延源极/漏极区域92)彼此合并，例如，外延源极/漏极区域92A.i和92A.ii，外延源极/漏极区域92B.i和92B.ii，外延源极/漏极区域92C.i和92C.ii，以及相应的虚线。另一方面，垂直相邻的外延源极/漏极区域92(例如，在与衬底50的主表面垂直的方向上彼此在正上方/正下方的外延源极/漏极区域92)保持彼此分离，例如，外延源极/漏极区域 92A-C。外延源极/漏极区域92可以从第二纳米结构54的侧壁延伸，并且可以沿着第一内部间隔件90和第一间隔件80的侧壁延伸。

外延源极/漏极区域92可被外延生长为具有在约30nm至约200nm的范围内的厚度T₄。外延源极/漏极区域92可以具有在约50nm至约400nm 的范围内的高度H₅，并且可以彼此分开间隙93，该间隙93具有在约50nm 至约200nm的范围内的高度H₆。第一纳米结构52和第二纳米结构54的间隔和尺寸可以与厚度T₄一起选择，以允许水平相邻的外延源极/漏极区域 92彼此合并，而垂直相邻的外延源极/漏极区域92保持不合并。在一些实施例中，这可以如下实现：形成具有高度H₃的第一纳米结构52，该高度 H₃大于相邻的纳米结构55之间的距离D₄，使得水平相邻的第二纳米结构 54比垂直相邻的第二纳米结构54更紧密地隔开。水平相邻的第二纳米结构54可以彼此分隔开距离D₄，该距离D₄在约50nm至约200nm的范围内，而垂直相邻的第二纳米结构54可以彼此分隔开距离D₅，该距离D₅大于距离D₄并且在约100nm至约500nm的范围内。这允许将水平合并的外延源极/漏极区域92用作源极线和位线，并防止垂直相邻的外延源极/漏极区域92之间的短路。使用合并的外延源极/漏极区域92作为源极线和位线减小了器件尺寸，提高了器件密度，并降低了成本。

尽管外延源极/漏极区域92被示为在图29A所示的截面图中具有矩形形状，并且在图29C所示的截面图中具有圆形形状，但外延源极/漏极区域 92可具有任何合适的截面形状，例如，六边形、八边形、或其他形状。在一些实施例中，外延源极/漏极区域92可以具有小平面。在一些实施例中， n型区域和p型区域两者中的外延源极/漏极区域92可以包括诸如硅、碳化硅、掺杂磷的碳化硅、硅磷、硅锗、掺杂硼的硅锗、锗、锗锡等之类的材料。

n型区域(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽p型区域(例如，PMOS区域)来形成。然后，在n型区域中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何适用于n型nanoFET的可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。

p型区域(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽n型区域(例如，NMOS区域)来形成。然后，在p型区域中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括任何适用于p型nanoFET的可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。

外延源极/漏极区域92、第二纳米结构54、和/或衬底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1×10¹⁹原子 /cm³和约1×10²¹原子/cm³之间。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。

图30A至图30D示出了如上所述已经执行了图11A至图21D所示的步骤之后的结构。具体地，围绕外延源极/漏极区域92形成第一ILD 96，用包括栅极电极102和栅极电介质层100的栅极结构代替虚设栅极结构，用电介质材料106代替栅极结构的部分，以及在外延源极/漏极区域92和第一ILD 96中形成阶梯结构110。

在图31A至图31D中，金属间电介质(IMD)112被沉积在图30A至图30D的结构之上。IMD 112可以沿着第一ILD 96、第一间隔件80、栅极电介质层100、栅极电极102、电介质材料106和外延源极/漏极区域92A- C的顶表面，并沿着第一ILD 96和外延源极/漏极区域92A-C的侧表面来形成。IMD 112可以由电介质材料形成，并且可以通过诸如CVD、PECVD、可流动CVD(FCVD)等之类的任何适当的方法来沉积。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。在一些实施例中， IMD 112可以包括氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、其组合等。可以使用通过任何可接受的工艺形成的其他电介质材料。

进一步在图31A至图31D中，接触件114和接触件116被形成为分别延伸并电耦合到外延源极/漏极区域92和栅极电极102。外延源极/漏极区域92的阶梯形状在每个外延源极/漏极区域92上提供用于接触件114登陆的表面。例如，形成接触件114和接触件116可包括使用光刻和蚀刻的组合在IMD 112中图案化开口，以暴露外延源极/漏极区域92和栅极电极102 的部分。在一些实施例中，可以通过对IMD 112的材料具有高蚀刻选择性的工艺来形成IMD 112中的开口。这样，可以形成IMD 112中的开口而不显著去除外延源极/漏极区域92和栅极电极102的材料。

在一些实施例中，可以同时形成暴露每个外延源极/漏极区域92A-C的开口。由于在每个外延源极/漏极区域92A-C上方的IMD 112的厚度的变化，外延源极/漏极区域92C可被暴露于蚀刻比外延源极/漏极区域92B更长的持续时间，而外延源极/漏极区域92B被暴露于蚀刻比外延源极/漏极区域92A更长的持续时间。暴露于蚀刻可在外延源极/漏极区域92中造成一些材料损失、点蚀或其他损坏，使得外延源极/漏极区域92C受到最大程度的损坏，外延源极/漏极区域92B受到减小程度的损坏，并且外延源极/ 漏极区域92A受到最小程度的损坏。暴露栅极电极102的开口可以与暴露外延源极/漏极区域92的开口同时形成，或者通过与用于形成暴露外延源极/漏极区域92的开口的蚀刻工艺相似或相同的单独的蚀刻工艺来形成。

在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未单独示出) 以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍、氮化钛、氮化钽等。接触件114 和接触件116可被同时形成或单独地形成。可以执行诸如CMP之类的平坦化工艺以从IMD 112的表面去除多余的材料。剩余的衬里和导电材料在开口中形成接触件114和接触件116。如图31C所示，接触件114可以延伸到每个外延源极/漏极区域92A-C。如图31B所示，接触件116延伸到每个栅极电极102。

在图32中，导电线118和导电线120分别形成在接触件114和接触件 116之上，并分别电耦合到接触件114和接触件116。导电线118和导电线 120可形成在IMD 112之上。在一些实施例中，导电线118和导电线120可形成在附加IMD层中，这些附加IMD层通过与用于IMD112的工艺和材料相同或相似的工艺和材料而形成在IMD 112之上。在一些实施例中，可以使用镶嵌工艺来形成导电线118和导电线120，其中利用光刻和蚀刻技术的组合来图案化IMD 112之上的附加IMD层，以形成与导电线118和导电线120的期望图案相对应的沟槽。可以在沟槽中沉积可选的扩散阻挡层和/或可选的粘附层，然后可以用导电材料填充沟槽。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钽、或其他替代物。用于导电材料的合适材料包括铜、铜合金、银、金、钨、钴、铝、镍、氮化钛、氮化钽、其组合等。在实施例中，导电线118和导电线120可如下形成：沉积铜或铜合金的种子层，并使用电镀来填充沟槽。可以使用化学机械平坦化(CMP)工艺等来从附加IMD层的表面去除过量的导电材料，并平坦化导电线118和导电线120以及附加IMD层的表面以用于后续工艺。

如图32所示，由第一纳米结构52的每个堆叠(图24A至图24C所示) 形成的栅极电极102可电耦合到相同的导电线120。由相邻的第一纳米结构52形成的栅极电极102连接到相邻的导电线120。每个接触件114可电耦合到导电线118之一。在一些实施例中，栅极电极102可以是字线，其通过接触件116和导电线120连接到字信号。阶梯结构110的第一侧的外延源极/漏极区域92可以是源极线，其通过接触件114和导电线118电耦合到电压源，并且阶梯结构110的第二侧的外延源极/漏极区域92可以是位线，其通过接触件114和导电线118电耦合到地。以图25A至图25C的交错配置形成纳米结构55允许将单个导电线120电耦合到由第一纳米结构52 的每个堆叠形成的栅极电极102，这简化了连接布局，降低了成本，并减少了器件缺陷。

实施例可以实现各种优点。例如，形成彼此水平合并并且垂直隔离的外延源极/漏极区域92允许对阶梯结构110中的每个外延源极/漏极区域 92A-C进行单独的连接。这增加了可以在给定区域中提供的器件的数量 (例如，提高器件密度)并降低了成本。

根据一实施例，一种存储阵列包括：第一沟道区域，在半导体衬底之上；第一外延区域，电耦合到第一沟道区域；第二外延区域，在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料，在第一外延区域和第二外延区域之间，第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质，围绕第一沟道区域；以及栅极电极，围绕栅极电介质。在一实施例中，存储阵列还包括：第二沟道区域，在与半导体衬底的主表面垂直的方向上位于第一沟道区域正上方，第二沟道区域电耦合到第二外延区域，栅极电介质还围绕第二沟道区域。在一实施例中，第一沟道区域和第二沟道区域之间在与半导体衬底的主表面垂直的方向上的距离与第一沟道区域和第二沟道区域的高度之比为2至10。在一实施例中，存储阵列还包括：第二沟道区域，在与半导体衬底的主表面垂直的方向上位于第一沟道区域正上方，第二沟道区域电耦合到第二外延区域；以及第三沟道区域，在与半导体衬底的主表面平行的方向上与第一沟道区域相邻，第三沟道区域电耦合到第一外延区域。在一实施例中，第一沟道区域和第二沟道区域之间在与半导体衬底的主表面垂直的方向上的距离大于第一沟道区域和第三沟道区域之间在与半导体衬底的主表面平行的方向上的距离。在一实施例中，第二外延区域与半导体衬底之间的距离大于第一外延区域与半导体衬底之间的距离，并且第二外延区域的长度小于第一外延区域的长度。在一实施例中，栅极电介质包括铁电材料。

根据另一实施例，一种半导体器件包括：第一沟道区域，在半导体衬底之上；第二沟道区域，在垂直方向上位于第一沟道区域正上方；第一栅极结构，围绕第一沟道区域和第二沟道区域；第三沟道区域，在水平方向上与第一沟道区域相邻；第一源极/漏极区域，电耦合到第一沟道区域和第三沟道区域；以及第二源极/漏极区域，电耦合到第二沟道区域并与第一源极/漏极区域隔离，第一电介质材料在第一源极/漏极区域和第二源极/漏极区域之间延伸。在一实施例中，第二栅极结构围绕第三沟道区域，第二栅极结构通过第二电介质材料与第一栅极结构分开。在一实施例中，第二源极/漏极区域的长度小于第一源极/漏极区域的长度。在一实施例中，第一源极/漏极区域和第二源极/漏极区域是位线或源极线，并且第一栅极结构是字线。在一实施例中，存储阵列还包括：第三源极/漏极区域，电耦合到第一沟道区域和第三沟道区域，第三源极/漏极区被设置在第一沟道区域和第三沟道区域的与第一源极/漏极区域相对的一侧，第一源极/漏极区域是源极线，并且第三源极/漏极区域是位线。在一实施例中，存储阵列还包括：第四沟道区域，电耦合到第一源极/漏极区域，第四沟道区域的纵轴与第一沟道区域的纵轴对准；第二栅极结构，围绕第四沟道区域；第一导电线，电耦合到第一栅极结构，第一导电线在水平方向上设置于第一沟道区域和第四沟道区域的第一侧；以及第二导电线，电耦合到第二栅极结构，第二导电线在水平方向上设置于第一沟道区域和第四沟道区域的与第一侧相对的第二侧。在一实施例中，存储阵列还包括：第四沟道区域，电耦合到与第一沟道区域相对的第一源极/漏极区域，第四沟道区域的纵轴与第一栅极结构对准；以及第二栅极结构，围绕第四沟道区域，第一沟道区域的纵轴与第二栅极结构对准。

根据又一实施例，一种方法包括：在半导体衬底之上形成多层堆叠，该多层堆叠包括第一半导体材料和第二半导体材料的交替层；图案化多层堆叠，以形成包括第一半导体材料的第一多个纳米结构以及包括第二半导体材料的第二多个纳米结构，该第二多个纳米结构包括第一纳米结构、在与半导体衬底的主表面平行的方向上与第一纳米结构相邻的第二纳米结构、以及在与半导体衬底的主表面垂直的方向上位于第一纳米结构正上方的第三纳米结构；在多层堆叠之上形成栅极结构；蚀刻多层堆叠以形成与栅极结构相邻的第一凹槽；以及从第二多个纳米结构外延生长源极/漏极区域，在外延生长源极/漏极区域之后，从第一纳米结构外延生长的第一源极/漏极区域和从第二纳米结构外延生长的第二源极/漏极区域彼此合并，并且从第三纳米结构外延生长的第三源极/漏极区域与第一源极/漏极区域隔离。在一实施例中，第一多个纳米结构的纵轴和第二多个纳米结构的纵轴平行于第一方向延伸，并且在图案化多层堆叠之后，第一多个纳米结构和第二多个纳米结构形成第一堆叠和第二堆叠，该第二堆叠在第一方向上与第一堆叠分开。在一实施例中，在图案化多层堆叠之后，第一多个纳米结构和第二多个纳米结构还形成第三堆叠，该第三堆叠在与第一方向的垂直的第二方向上与第一堆叠和第二堆叠分开，第三堆叠的第一端表面在第一方向上位于第一堆叠的相对的端表面之间，并且第三堆叠的与第一端表面相对的第二端表面在第一方向上位于第二堆叠的相对的端表面之间。在一实施例中，该方法还包括：去除第一多个纳米结构和栅极结构以形成第二凹槽；以及在第二凹槽中形成替换栅极结构。在一实施例中，该方法还包括：图案化替换栅极结构以形成第三凹槽，该第三凹槽将第一替换栅极结构与第二替换栅极结构分开；以及在第三凹槽中形成电介质材料。在一实施例中，该方法还包括：在第一源极/漏极区域和第三源极/漏极区域之间形成电介质材料，该电介质材料将第一源极/漏极区域与第三源极/漏极区域隔离。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种存储阵列，包括：

第一沟道区域，在半导体衬底之上；

第一外延区域，电耦合到所述第一沟道区域；

第二外延区域，在与所述半导体衬底的主表面垂直的方向上位于所述第一外延区域正上方；

电介质材料，在所述第一外延区域和所述第二外延区域之间，其中，所述第二外延区域通过所述电介质材料与所述第一外延区域隔离；

栅极电介质，围绕所述第一沟道区域；以及

栅极电极，围绕所述栅极电介质。

示例2.根据示例1所述的存储阵列，还包括第二沟道区域，所述第二沟道区域在与所述半导体衬底的主表面垂直的方向上位于所述第一沟道区域正上方，所述第二沟道区域电耦合到所述第二外延区域，其中，所述栅极电介质还围绕所述第二沟道区域。

示例3.根据示例2所述的存储阵列，其中，所述第一沟道区域和所述第二沟道区域之间在与所述半导体衬底的主表面垂直的方向上的距离与所述第一沟道区域和所述第二沟道区域的高度之比为2至10。

示例4.根据示例2所述的存储阵列，还包括：

第二沟道区域，在与所述半导体衬底的主表面垂直的方向上位于所述第一沟道区域正上方，所述第二沟道区域电耦合到所述第二外延区域；以及

第三沟道区域，在与所述半导体衬底的主表面平行的方向上与所述第一沟道区域相邻，所述第三沟道区域电耦合到所述第一外延区域。

示例5.根据示例4所述的存储阵列，其中，所述第一沟道区域和所述第二沟道区域之间在与所述半导体衬底的主表面垂直的方向上的距离大于所述第一沟道区域和所述第三沟道区域之间在与所述半导体衬底的主表面平行的方向上的距离。

示例6.根据示例1所述的存储阵列，其中，所述第二外延区域与所述半导体衬底之间的距离大于所述第一外延区域与所述半导体衬底之间的距离，并且其中，所述第二外延区域的长度小于所述第一外延区域的长度。

示例7.根据示例1所述的存储阵列，其中，所述栅极电介质包括铁电材料。

示例8.一种半导体器件，包括：

第一沟道区域，在半导体衬底之上；

第二沟道区域，在垂直方向上位于所述第一沟道区域正上方；

第一栅极结构，围绕所述第一沟道区域和所述第二沟道区域；

第三沟道区域，在水平方向上与所述第一沟道区域相邻；

第一源极/漏极区域，电耦合到所述第一沟道区域和所述第三沟道区域；以及

第二源极/漏极区域，电耦合到所述第二沟道区域并与所述第一源极/ 漏极区域隔离，其中，第一电介质材料在所述第一源极/漏极区域和所述第二源极/漏极区域之间延伸。

示例9.根据示例8所述的半导体器件，其中，第二栅极结构围绕所述第三沟道区域，所述第二栅极结构通过第二电介质材料与所述第一栅极结构分开。

示例10.根据示例8所述的半导体器件，其中，所述第二源极/漏极区域的长度小于所述第一源极/漏极区域的长度。

示例11.根据示例8所述的半导体器件，其中，所述第一源极/漏极区域和所述第二源极/漏极区域是位线或源极线，并且其中，所述第一栅极结构是字线。

示例12.根据示例8所述的半导体器件，还包括：第三源极/漏极区域，电耦合到所述第一沟道区域和所述第三沟道区域，所述第三源极/漏极区域被设置在所述第一沟道区域和所述第三沟道区域的与所述第一源极/漏极区域相对的一侧，其中，所述第一源极/漏极区域是源极线，并且其中，所述第三源极/漏极区域是位线。

示例13.根据示例8所述的半导体器件，还包括：

第四沟道区域，电耦合到所述第一源极/漏极区域，其中，所述第四沟道区域的纵轴与所述第一沟道区域的纵轴对准；

第二栅极结构，围绕所述第四沟道区域；

第一导电线，电耦合到所述第一栅极结构，所述第一导电线在所述水平方向上设置于所述第一沟道区域和所述第四沟道区域的第一侧；以及

第二导电线，电耦合到所述第二栅极结构，所述第二导电线在所述水平方向上设置于所述第一沟道区域和所述第四沟道区域的与所述第一侧相对的第二侧。

示例14.根据示例8所述的半导体器件，还包括：

第四沟道区域，电耦合到与所述第一沟道区域相对的所述第一源极/漏极区域，其中，所述第四沟道区域的纵轴与所述第一栅极结构对准；以及

第二栅极结构，围绕所述第四沟道区域，其中，所述第一沟道区域的纵轴与所述第二栅极结构对准。

示例15.一种方法，包括：

在半导体衬底之上形成多层堆叠，所述多层堆叠包括第一半导体材料和第二半导体材料的交替层；

图案化所述多层堆叠，以形成包括所述第一半导体材料的第一多个纳米结构以及包括所述第二半导体材料的第二多个纳米结构，所述第二多个纳米结构包括第一纳米结构、第二纳米结构和第三纳米结构，所述第二纳米结构在与所述半导体衬底的主表面平行的方向上与所述第一纳米结构相邻，所述第三纳米结构在与所述半导体衬底的主表面垂直的方向上位于所述第一纳米结构正上方；

在所述多层堆叠之上形成栅极结构；

蚀刻所述多层堆叠，以形成与所述栅极结构相邻的第一凹槽；以及

从所述第二多个纳米结构外延生长源极/漏极区域，其中，在外延生长所述源极/漏极区域之后，从所述第一纳米结构外延生长的第一源极/漏极区域和从所述第二纳米结构外延生长的第二源极/漏极区域彼此合并，并且其中，从所述第三纳米结构外延生长的第三源极/漏极区域与所述第一源极 /漏极区域隔离。

示例16.根据示例15所述的方法，其中，所述第一多个纳米结构的纵轴和所述第二多个纳米结构的纵轴平行于第一方向延伸，并且其中，在图案化所述多层堆叠之后，所述第一多个纳米结构和所述第二多个纳米结构形成第一堆叠和第二堆叠，所述第二堆叠在所述第一方向上与所述第一堆叠分开。

示例17.根据示例16所述的方法，其中，在图案化所述多层堆叠之后，所述第一多个纳米结构和所述第二多个纳米结构还形成第三堆叠，所述第三堆叠在与所述第一方向的垂直的第二方向上与所述第一堆叠和所述第二堆叠分开，其中，所述第三堆叠的第一端表面在所述第一方向上位于所述第一堆叠的相对的端表面之间，并且其中，所述第三堆叠的与所述第一端表面相对的第二端表面在所述第一方向上位于所述第二堆叠的相对的端表面之间。

示例18.根据示例15所述的方法，还包括：

去除所述第一多个纳米结构和所述栅极结构，以形成第二凹槽；以及

在所述第二凹槽中形成替换栅极结构。

示例19.根据示例18所述的方法，还包括：

图案化所述替换栅极结构以形成第三凹槽，所述第三凹槽将第一替换栅极结构与第二替换栅极结构分开；以及

在所述第三凹槽中形成电介质材料。

示例20.根据示例15所述的方法，还包括：在所述第一源极/漏极区域和所述第三源极/漏极区域之间形成电介质材料，所述电介质材料将所述第一源极/漏极区域与所述第三源极/漏极区域隔离。