碳化硅半导体装置
阅读说明：本技术 碳化硅半导体装置 (Silicon carbide semiconductor device ) 是由 荒冈干 于 2020-02-21 设计创作，主要内容包括：本发明提供能够防止绝缘破坏的碳化硅半导体装置。栅极多晶硅层的第一部分在边缘终端区隔着栅极绝缘膜设置在半导体基板的正面的第一表面上,构成栅极流道。栅极多晶硅层的第一部分沿深度方向Z与边缘p<Sup>++</Sup>型接触区对置。栅极多晶硅层的第一部分的芯片端部侧的端部位于边缘p<Sup>++</Sup>型接触区的面内。场氧化膜从芯片端部向芯片中央侧延伸,并在半导体基板的正面的第一表面上终止于比栅极多晶硅层的第一部分更靠芯片端部侧的位置,与栅极多晶硅层分离地配置。因此,在栅极多晶硅层的表面不产生因场氧化膜而引起的阶梯,遍及栅极多晶硅层的整个表面是平坦的。场氧化膜的芯片中央侧的端部位于比边缘p<Sup>++</Sup>型接触区更靠芯片端部侧的位置,位于p型基区上。(The invention provides a silicon carbide semiconductor device capable of preventing insulation breakdown. A first portion of the gate polysilicon layer is provided on a first surface of the front surface of the semiconductor substrate via a gate insulating film in the edge termination region, constituting a gate runner. First of gate polysilicon layerA part along the depth direction Z and the edge p ++ The contact regions are opposed. The end of the first part of the gate polysilicon layer on the chip end side is located at the edge p ++ In-plane of the land region. The field oxide film extends from the chip end portion toward the chip center side, and is disposed on the first surface of the front surface of the semiconductor substrate so as to terminate at a position closer to the chip end portion side than the first portion of the gate polysilicon layer, and is separated from the gate polysilicon layer. Therefore, a step due to the field oxide film is not generated on the surface of the gate polysilicon layer, and the entire surface of the gate polysilicon layer is flat. The end of the field oxide film on the chip center side is located at the edge p ++ The type contact region is located on the p-type base region further toward the chip end portion side.)
技术领域
本发明涉及一种碳化硅半导体装置。
背景技术
以往，将碳化硅(SiC)作为半导体材料的沟槽栅极型SiC-MOSFET(Metal OxideSemiconductor Field Effect Transistor：具备由金属-氧化膜-半导体这三层结构构成的绝缘栅极的MOS型场效应晶体管)成为在边缘终端区的栅极金属(Gate Metal)层的正下方，构成栅极流道的栅极多晶硅(poly-Si)层在场氧化膜(Field Oxide)上延伸的结构。对现有的半导体装置的边缘终端区的结构进行说明。
图13是示出从半导体基板的正面侧观察现有的碳化硅半导体装置的布局的俯视图。图14是放大表示图13的矩形框AA的俯视图。图13的矩形框AA将半导体基板150的角部侧的顶点AA1与半导体基板150的中央侧的顶点AA2作为一组对角顶点。由该矩形框AA包围的部分是半导体基板(半导体芯片)150的边缘终端区102的一部分。图15是示出图14的切割线BB-BB’处的截面结构的截面图。图16是示出图13的切割线CC-CC’处的截面结构的截面图。
图13～图16所示的现有的碳化硅半导体装置110是在包围有源区101的周围的边缘终端区102具备栅极金属层113和栅极多晶硅层114的沟槽栅结构的纵型MOSFET。在有源区101，在半导体基板150的正面侧设置有构成MOS栅极结构的各部分。在有源区101，在半导体基板150的正面的后述的第一表面153a上，彼此分离地设置有源极焊盘111和栅极焊盘112。源极焊盘111具有一部分向内侧凹陷的大致矩形的平面形状。
源极焊盘111占据有源区101的一大半的表面积，并且从有源区101延伸到边缘终端区102。在图13中，利用比后述的场氧化膜121更细的虚线来表示源极焊盘111的外周111a。栅极焊盘112配置在源极焊盘111的凹部，并且具有三边被源极焊盘111包围的大致矩形的平面形状。在边缘终端区102，在半导体基板150的正面上，从在有源区101构成MOS栅极结构的沟槽136的内壁延伸有栅极绝缘膜137。
在半导体基板150的正面的、后述的第二表面153b的栅极绝缘膜137上设置有场氧化膜121。场氧化膜121从半导体基板150的端部(以下，称为芯片端部)向有源区101侧(以下，称为芯片中央侧)延伸，在半导体基板150的正面的第一表面153a上终止于边缘终端区102内。场氧化膜121在半导体基板150的正面的第一表面153a上，配置于栅极金属层113的正下方、栅极焊盘112的正下方、以及连结栅极焊盘112与栅极金属层113的金属层(以下，称为栅极连结金属层)113a的正下方。
栅极多晶硅层114在比场氧化膜121更靠芯片中央侧，设置在半导体基板150的正面的栅极绝缘膜137上。栅极多晶硅层114从栅极绝缘膜137上向场氧化膜121上沿芯片端部侧延伸，配置在栅极金属层113的正下方、栅极焊盘112的正下方以及栅极连结金属层113a的正下方，并且终止于半导体基板150的正面的第一表面153a的面内。栅极多晶硅层114的、栅极金属层113的正下方的第一部分114a是在沟槽136的端部与栅电极138连接的栅极流道。
栅极多晶硅层114的第一部分114a包围有源区101的周围。栅极多晶硅层114的第一部分114a的芯片中央侧的端部114a’位于比场氧化膜121的、栅极金属层113的正下方的第一部分121a的芯片中央侧的端部121a’更靠芯片中央侧的位置。栅极多晶硅层114的、栅极焊盘112的正下方的第二部分114b的端部114b’终止于比场氧化膜121的、栅极焊盘112的正下方的第二部分121b的端部121b’更远离栅极焊盘112的位置。
栅极多晶硅层114的、栅极连结金属层113a的正下方的第三部分114c的端部114c’终止于比场氧化膜121的、栅极连结金属层113a的正下方的第三部分121c的端部121c’更远离栅极焊盘112的位置。沟槽136在有源区101沿着与半导体基板150的正面平行的第一方向X设置成条状，并且从有源区101向边缘终端区102延伸。沟槽136的端部在深度方向Z上，与栅极多晶硅层114的第一部分114a的芯片中央侧的端部114a’对置。
栅电极138经由栅极绝缘膜137而设置在沟槽136内。在图13中，利用粗实线来表示栅极多晶硅层114的第一部分114a的芯片中央侧的端部114a’、第一部分114a的芯片端部侧的端部以及第二、第三部分114b、114c的端部114b’、114c’。场氧化膜121的第一部分121a的芯片端部侧的端部位于芯片端部。在图13中，利用比源极焊盘111的外周111a更粗的虚线来表示场氧化膜121的第一部分121a的芯片中央侧的端部121a’以及场氧化膜121的第二、第三部分121b、121c的端部121b’、121c’。
在栅极多晶硅层114的第一部分114a上，在层间绝缘膜122上设置有栅极金属层113。栅极金属层113包围有源区101的周围。栅极金属层113经由层间绝缘膜122的接触孔122a与栅极多晶硅层114的第一部分114a电连接，并且经由栅极连结金属层113a而与栅极焊盘112电连接。栅极金属层113的正下方的部分成为栅极绝缘膜137、场氧化膜121的第一部分121a以及栅极多晶硅层114的第一部分114a在半导体基板150的正面上依次层积而成的三层结构。
而且，栅极多晶硅层114的第一部分114a的端部114a’比场氧化膜121的第一部分121a的芯片中央侧的端部121a’更向芯片中央侧延伸。因此，在上述三层结构中、与芯片中央侧相邻的部分成为仅栅极绝缘膜137和栅极多晶硅层114的第一部分114a在半导体基板150的正面上依次层积而成的双层结构。在栅极多晶硅层114的第一部分114a，在场氧化膜121上的部分与栅极绝缘膜137上的部分之间，产生与场氧化膜121的厚度相应的阶梯115。
通过该阶梯115，栅极多晶硅层114的第一部分114a的表面在比场氧化膜121的第一部分121a更靠芯片中央侧的部分，向半导体基板150侧凹陷。栅极多晶硅层114的第二部分114b、第三部分114c的表面也与栅极多晶硅层114的第一部分114a的表面同样地，在场氧化膜121上的部分与栅极绝缘膜137上的部分之间，产生与场氧化膜121的厚度相应的阶梯115。栅极多晶硅层114和场氧化膜121被层间绝缘膜122覆盖。
栅极多晶硅层114经由层间绝缘膜122的接触孔122a与栅极金属层113接触而电连接。在图14、图15中，符号141是栅极金属层113，并且示出从栅极金属层113的芯片端部侧的端部到芯片中央侧的端部为止的部分。符号142是层间绝缘膜122的接触孔122a。在该接触孔122a形成有栅极金属层113与栅极多晶硅层114的接触部。符号143是栅极金属层113与源极焊盘111之间的部分。
符号143与符号144的边界是源极焊盘111的端部位置。符号144与符号145的边界是场氧化膜121的第一部分121a的芯片中央侧的端部121a’位置。符号145是在半导体基板150的正面上依次层积栅极绝缘膜137和栅极多晶硅层114而成的结构的部位。符号146是从栅极多晶硅层114的第一部分114a的芯片中央侧的端部114a’到覆盖栅极多晶硅层114的第一部分114a的层间绝缘膜122的芯片中央侧的端部为止的部分。
半导体基板150是在n+型起始基板(未图示)上使n-型半导体层151和p型半导体层152依次外延生长而成的外延基板。n-型半导体层151构成n-型漂移区131。p型半导体层152通过蚀刻去除芯片端部侧的部分，从而在芯片中央剩余为台面(台形)状。通过去除p型半导体层152的芯片端部侧的部分，从而在边缘终端区102中的半导体基板150的正面形成有阶梯153。在阶梯153的台沿153c露出剩余为台面状的p型半导体层152的侧面。
半导体基板150的正面以该阶梯153为边界，在比芯片中央侧的第一表面153a更靠芯片端部侧的第二表面153b向漏电极(未图示)侧凹陷。p型半导体层152构成p型基区132。即，p型基区132从有源区101延伸到边缘终端区102的阶梯153的台沿153c。阶梯153的台沿153c是将半导体基板150的正面上的、比阶梯153更靠芯片中央侧的第一表面153a与比阶梯153更靠芯片端部侧的凹陷的第二表面153b连接在一起的面。
在p型半导体层152(p型基区132)的边缘终端区102的部分，在层间绝缘膜122的接触孔122b，与源电极139进行欧姆接触的p++型接触区135(以下，称为边缘p++型接触区135’)从有源区101开始延伸。边缘p++型接触区135’比栅极多晶硅层114的第一部分114a更向芯片端部侧延伸，并且终止于比阶梯153的台沿153c更靠芯片中央侧的位置。边缘p++型接触区135’也在栅极焊盘112的正下方延伸。
从阶梯153的台沿153c到边缘p++型接触区135’为止的距离d101是15μm。栅极多晶硅层114的第一部分114a的芯片端部侧的端部与边缘p++型接触区135’的芯片端部侧的端部之间的距离d102是2μm。从栅极多晶硅层114的第一部分114a的芯片端部侧的端部到场氧化膜121的第一部分121a的芯片中央侧的端部121a’为止的距离d103是73μm。从栅极金属层113到源极焊盘111为止的距离d104是10μm。栅极金属层113的宽度d105是36μm。
在n-型半导体层151的、形成半导体基板150的正面的第二表面153b的部分的表面区域通过离子注入而选择性地形成有p-型区163。p-型区163与源电极139电连接，并且构成结终端扩展(JTE：Junction Termination Extension)结构等耐压结构。p-型区163包围有源区101的周围。在p-型区163与有源区101之间，在比p型基区132更靠近漏电极的位置设置有沿深度方向Z彼此相对而彼此相邻的p+型区162a’、162b’。
p+型区162a’与p-型区163和p+型区162b’接触。p+型区162b’与p-型区163和p型基区132接触。p+型区162a’、162b’包围有源区101的周围。p+型区162a’、162b’向栅极焊盘112的正下方延伸。p+型区162a’、162b’与有源区101的p+型区162a、162b同时形成。有源区101的p+型区161、162a、162b具有如下功能：在MOSFET的关断时耗尽而使施加于沟槽136的底面的电场缓解。
在比p型基区132更靠近漏电极的位置，与p型基区132分离地设置有多个p+型区161。p+型区161沿深度方向Z与沟槽136的底面对置。在彼此相邻的沟槽136之间，与沟槽136和p+型区161分离地设置有p+型区162a、162b。p+型区162a与p型基区132分离地设置在比p型基区132更靠近漏电极的位置。p+型区162b设置在p型基区132与p+型区162a之间，并且与p型基区132和p+型区162a接触。
在层间绝缘膜122的接触孔122b内，源电极139与n+型源区134和p++型接触区135进行欧姆接触。在层间绝缘膜122的接触孔122b内，源电极139与源极焊盘111连接。在半导体基板150的背面侧设置有n+型漏区和漏电极。符号123是钝化保护膜。符号133设置在n-型漂移区131的内部，成为使载流子的扩张阻力减小的所谓的电流扩散层(CSL：CurrentSpreading Layer)的n型区。
作为这样的现有的SiC-MOSFET，提出了在边缘终端区的栅极金属层与在半导体基板的正面上从有源区延伸到栅极金属层的正下方的栅极绝缘膜之间，在栅极绝缘膜上设置栅极多晶硅层的装置(例如，参照下述专利文献1～专利文献3)。在下述专利文献1中，作为通过在有源区的角部(矩形的顶点)配置用于抽出电荷(空穴)的p型区，从而在p型基区与栅极流道之间的场氧化膜不施加通过在边缘终端区产生的电荷而引起的电场的结构，防止场氧化膜的绝缘破坏。
在下述专利文献2中，通过在有源区与边缘终端区的耐压结构之间，沿深度方向以与阶梯的台沿对置的方式配置p型降低表面电场区，从而设为在有源区与耐压结构之间不产生电场集中的部位的结构，抑制耐压下降。在下述专利文献3中，使层间绝缘膜的在有源区上的部分的厚度比层间绝缘膜的在边缘终端区上的部分的厚度薄，并且将层间绝缘膜的边缘终端区上的部分的厚度设计为不给边缘终端区的电场分布带来影响的厚度，从而使源极焊盘平坦，并且防止耐压特性的变动或因该变动而造成的耐压不良。
现有技术文献
专利文献
专利文献1：日本特开2018-206873号公报
专利文献2：日本特开2018-117016号公报
专利文献3：日本特开2014-175314号公报
发明内容
技术问题
然而，在现有的碳化硅半导体装置110(参照图13～图16)中，在高温(例如175℃左右)的状态下在漏极-源极间施加1200V的电压而以使在栅极-源极间成为负偏置的方式施加电压的可靠性试验中，确认了所述半导体装置相对于作为目标测定时间的1000小时而在500小时左右的测定时间破坏。因此，对引起过破坏的碳化硅半导体装置110进行了基于使用了发射显微镜(EMS：Emission Micro Scope：电子显微镜)的发光解析的截面分析。
作为基于该发光解析的截面分析的结果，在场氧化膜121的第一部分121a的芯片中央侧的端部121a’和场氧化膜121的第二部分121b、第三部分121c的端部121b’、121c’与芯片中央侧邻接的、在半导体基板150的正面上依次层积栅极绝缘膜137和栅极多晶硅层114而成的双层结构的部位145内，观测表示产生了漏电流的发光170，并确认了栅极绝缘膜137在该发光170的部位被绝缘破坏(图14、图15)。
推测在该双层结构的部位145内引起破坏的理由是因为若在上述预定条件下施加电压，则在栅极多晶硅层114的、第一部分114a的芯片中央侧的端部114a’和第二部分114b、第三部分114c的端部114b’、114c’引起电场集中。在关断时，在边缘终端区102产生并通过边缘p++型接触区135’向源电极139抽出的空穴电流的一部分成为漏电流而在电场集中部位被注入到栅极绝缘膜137从而引起绝缘破坏。
本发明为了消除上述现有技术的问题，其目的在于，提供一种能够防止绝缘破坏的碳化硅半导体装置。
技术方案
为了解决上述课题，并实现本发明的目的，本发明的碳化硅半导体装置具有如下特征。在有源区，在由碳化硅构成的半导体基板的正面侧，设置有具有绝缘栅双极型晶体管的金属-氧化膜-半导体这三层结构的绝缘栅极结构。第一导电型半导体层构成所述半导体基板，并且构成所述绝缘栅双极型晶体管的漂移区。第二导电型半导体层设置在所述半导体基板的正面与所述第一导电型半导体层之间而构成所述半导体基板，并且构成所述绝缘栅双极型晶体管的基区。
沟槽设置在所述半导体基板的正面侧，沿着与所述半导体基板的正面平行的第一方向延伸。所述绝缘栅双极型晶体管的栅电极隔着绝缘膜而设置在所述沟槽的内部。在包围所述有源区的周围的终端区，在所述半导体基板的正面的表面区设置有杂质浓度高于所述第二导电型半导体层的杂质浓度的第二导电型高浓度区。所述第二导电型高浓度区形成杂质浓度与所述第二导电型半导体层的杂质浓度不同的第二导电型结。在所述半导体基板的正面上隔着所述绝缘膜而设置有第一栅极多晶硅层。
所述第一栅极多晶硅层在深度方向上隔着所述绝缘膜而与所述第二导电型高浓度区对置，并且以矩形状的方式包围所述有源区的周围。所述第一栅极多晶硅层在所述沟槽的端部与所述栅电极电连接。在所述终端区，在所述半导体基板的正面上隔着所述绝缘膜而设置有场氧化膜。所述场氧化膜从外侧向内侧延伸，并且以矩形状的方式包围所述第一栅极多晶硅层的周围。所述场氧化膜的四边中的、至少与第二方向平行的部位在比所述第一栅极多晶硅层更靠外侧的位置终止，所述第二方向是与所述第一方向正交的方向。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，所述场氧化膜的沿着与所述第一方向平行的两边中的至少一边的部位在所述第二方向上，向内侧延伸到与所述第一栅极多晶硅层的内侧的端部相同的位置。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，所述场氧化膜的与所述第一方向平行的部位在所述第二方向上，向内侧延伸到与所述第一栅极多晶硅层的内侧的端部相同的位置。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，所述第二导电型高浓度区在比所述第二导电型半导体层更靠内侧的位置终止。所述场氧化膜的至少与所述第二方向平行的部位的内侧的端部在比所述第二导电型结更靠外侧的位置，在深度方向上隔着所述绝缘膜而与所述第二导电型半导体层对置。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，所述第一栅极多晶硅层的外侧的端部位于所述第二导电型高浓度区的面内。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，所述碳化硅半导体装置遍及所述第一栅极多晶硅层的整个表面是平坦的。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，所述碳化硅半导体装置还具备第二栅极多晶硅层和栅极焊盘。在所述有源区，所述第二栅极多晶硅层隔着所述绝缘膜而设置在所述半导体基板的正面上，并且与所述第一栅极多晶硅层连结。所述栅极焊盘隔着层间绝缘膜而设置在所述第二栅极多晶硅层之上，并且与所述第二栅极多晶硅层电连接。所述场氧化膜不配置在所述半导体基板的正面与所述第二栅极多晶硅层之间。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明的基础上，所述绝缘膜是高温氧化膜或热氧化膜，所述场氧化膜是氧化硅膜。所述场氧化膜的厚度比所述绝缘膜的厚度厚。
技术效果
根据本发明的碳化硅半导体装置，起到如下效果：由于在栅极多晶硅层的表面不产生因场氧化膜而引起的阶梯，从而不产生在栅极多晶硅层的内侧的端部附近的电场集中，因此能够防止绝缘破坏。
附图说明
图1是示出从半导体基板的正面侧观察实施方式一的碳化硅半导体装置的布局的俯视图。
图2是放大示出图1的矩形框A的俯视图。
图3是示出图2的切割线B-B’的截面结构的截面图。
图4是示出图1的切割线C-C’的截面结构的截面图。
图5是示出实施方式二的碳化硅半导体装置的结构的截面图。
图6是示出实施方式三的碳化硅半导体装置的结构的截面图。
图7是示出从半导体基板的正面侧观察实施方式四的碳化硅半导体装置的布局的俯视图。
图8是示出图7的切割线D-D’的截面结构的截面图。
图9是示出从半导体基板的正面侧观察实施方式五的碳化硅半导体装置的布局的一例的俯视图。
图10是示出从半导体基板的正面侧观察实施方式五的碳化硅半导体装置的布局的一例的俯视图。
图11是示出从半导体基板的正面侧观察实施方式五的碳化硅半导体装置的布局的一例的俯视图。
图12是示出从半导体基板的正面侧观察实施方式五的碳化硅半导体装置的布局的一例的俯视图。
图13是示出从半导体基板的正面侧观察现有的碳化硅半导体装置的布局的俯视图。
图14是放大示出图13的矩形框AA的俯视图。
图15是示出图14的切割线BB-BB’的截面结构的截面图。
图16是示出图13的切割线CC-CC’的截面结构的截面图。
符号说明
1 有源区
2 边缘终端区
10、71～77 碳化硅半导体装置
11 源极焊盘
11a 源极焊盘的外周
12 栅极焊盘
13 栅极金属层
13a 栅极连结金属层
14 栅极多晶硅层
14a 栅极多晶硅层的、栅极金属层的正下方的第一部分
14a’ 栅极多晶硅层的第一部分的端部
14b 栅极多晶硅层的、栅极焊盘的正下方的第二部分
14b’ 栅极多晶硅层的第二部分的端部
14c 栅极多晶硅层的、栅极连结金属层的正下方的第三部分
14c’ 栅极多晶硅层的第三部分的端部
15 漏电极
21、21’ 场氧化膜
21a、21a’、21b 场氧化膜的芯片中央侧的端部
22 层间绝缘膜
22a、22b 接触孔
23 钝化保护膜
31 n-型漂移区
32 p型基区
33 n型区
34 n+型源区
35 p++型接触区
35’ 边缘p++型接触区
36 沟槽
37、37’ 栅极绝缘膜
38 栅电极
39 源电极
40 n+型漏区
50 半导体基板
51 n-型半导体层
52 p型半导体层
53 半导体基板的正面的阶梯
53a 半导体基板的正面的第一表面
53b 半导体基板的正面的第二表面
53c、53c’ 半导体基板的正面的阶梯的台沿
54 n+型起始基板
61、62a、62a’、62b、62b’ p+型区
63 p-型区
X 与半导体基板的正面平行的第一方向(沟槽呈条状地延伸的方向)
Y 与半导体基板的正面平行且与第一方向正交的第二方向
Z 深度方向
d1 从半导体基板的正面的阶梯的台沿到边缘p++型接触区为止的距离
d2 栅极多晶硅层的第一部分的芯片端部侧的端部与边缘p++型接触区的芯片端部侧的端部之间的距离
d3 场氧化膜的芯片中央侧的端部从阶梯的台沿向芯片中央侧延伸的距离
d3’ 从场氧化膜的芯片中央侧的端部到边缘p++型接触区为止的距离
d4 从栅极金属层到源极焊盘为止的距离
d5 栅极金属层的宽度
具体实施方式
以下，参照附图，对本发明的碳化硅半导体装置的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层或区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高或低。应予说明，在以下实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式一)
对实施方式一的碳化硅半导体装置的结构进行说明。图1是示出从半导体基板的正面侧观察实施方式一的碳化硅半导体装置的布局的俯视图。图2是放大示出图1的矩形框A的俯视图。由矩形框A包围的部分是边缘终端区2的一部分，该矩形框A以半导体基板50的角部(大致矩形的平面形状的半导体基板(半导体芯片)50的一个顶点)侧的顶点A1与半导体基板50的中央侧的顶点A2为一组对角顶点。图3是示出图2的切割线B-B’处的截面结构的截面图。图4是示出图1的切割线C-C’处的截面结构的截面图。
图1～图4所示的实施方式一的碳化硅半导体装置10是在包围有源区1的周围的边缘终端区2具备栅极金属层13和栅极多晶硅(poly-Si)层14的沟槽栅结构的纵型MOSFET。有源区1是在元件处于导通状态时流通有电流的区域。边缘终端区2是有源区1与半导体基板50的端部之间的区域，是用于缓解半导体基板50的正面侧的电场而保持耐压的区域。在边缘终端区2配置有结终端扩展(JTE)结构等耐压结构。耐压是元件不引起误动作或破坏的极限电压。
在有源区1，在半导体基板50的正面的后述的第一表面53a上彼此分离地设置有源极焊盘11和栅极焊盘12。源极焊盘11具有一部分向内侧凹陷的大致矩形的平面形状。源极焊盘11占据有源区1的一大半的表面积，并且从有源区1延伸到边缘终端区2。在图1中，利用比后述的场氧化膜21更细的虚线来表示源极焊盘11的外周11a。栅极焊盘12配置在源极焊盘11的凹部，并且具有三边被源极焊盘11包围的大致矩形的平面形状。
在有源区1，在半导体基板50的正面侧设置有构成MOS栅极结构的各部分。半导体基板50是在n+型起始基板54上，使n-型半导体层51和p型半导体层52依次外延生长的外延基板。将半导体基板50的、p型半导体层52侧的主面设为正面，将半导体基板50的、n+型起始基板54侧的主面(n+型起始基板54的背面)设为背面。半导体基板50的芯片大小可以是例如3.8mm×3.8mm。MOS栅极结构由p型基区32、n+型源区34、p++型接触区35、沟槽36、栅极绝缘膜37以及栅电极38构成。
n+型起始基板54构成n+型漏区40。n-型半导体层51构成n-型漂移区31。在n-型漂移区31的内部可以设置有n型区33以及p+型区61、62a、62b。n型区33是使载流子的扩张阻力减小的所谓的电流扩散层(CSL)。n型区33设置在彼此相邻的p+型区61与p+型区62a之间。n型区33可以延伸到边缘终端区2，在该情况下所述n型区33终止于例如比阶梯53的台沿53c更靠芯片中央侧(内侧)的位置。p+型区61、62a、62b具有在MOSFET关断时耗尽而使施加于沟槽36的底面的电场缓解的功能。
p+型区61与p型基区32分离地设置在比p型基区32更靠近漏电极15的位置。p+型区61沿深度方向与沟槽36的底面对置。p+型区62a、62b与沟槽36和p+型区61分离地设置在彼此相邻的沟槽36之间。p+型区62a与p型基区32分离地设置在比p型基区32更靠近漏电极15的位置。p+型区62b设置在p型基区32与p+型区62a之间，并且与p型基区32和p+型区62a接触。
p型半导体层52通过以蚀刻去除端部(以下，称为芯片端部)侧的部分，从而在芯片中央剩余为台面(台形)状。通过去除p型半导体层52的芯片端部侧(外侧)的部分，从而在边缘终端区2中的半导体基板50的正面形成有阶梯53。在阶梯53的台沿53c露出剩余为台面状的p型半导体层52的侧面。半导体基板50的正面以该阶梯53为边界，在比有源区1侧(以下，称为芯片中央侧)的第一表面53a更靠芯片端部侧的第二表面53b向后述的漏电极15侧凹陷。
p型半导体层52构成p型基区32。即，p型基区32从有源区1延伸到边缘终端区2的阶梯53的台沿53c。阶梯53的台沿53c是将半导体基板50的正面的、比阶梯53更靠芯片中央侧的第一表面53a与比阶梯53更靠芯片端部侧的凹陷的第二表面53b连接在一起的面。在有源区1，在半导体基板50的正面的第一表面53a与p型基区32之间，与p型基区32接触而选择性地分别设置有n+型源区34和p++型接触区35。
沟槽36贯通n+型源区34和p型基区32而到达n-型漂移区31。沟槽36不设置在栅极焊盘12的正下方。沟槽36沿着与半导体基板50的正面平行的第一方向X，呈条状地从有源区1向边缘终端区2延伸。沟槽36的端部在深度方向Z上与栅极多晶硅层14的后述的第一部分14a的芯片中央侧的端部14a’对置。另外，沟槽36的端部在深度方向Z上与栅极多晶硅层14的后述的第二、第三部分14b、14c的端部14b’、14c’对置。
在沟槽36的内部经由栅极绝缘膜37而设置有由多晶硅构成的栅电极38。例如，栅极绝缘膜37可以是高温氧化(HTO：High Temperature Oxide)膜，也可以是热氧化膜。栅电极38可以是例如多晶硅层。在沟槽36的端部，栅电极38与栅极多晶硅层14的第一部分14a～第三部分14c中的任一者连结。以覆盖栅电极38的方式在半导体基板50的整个正面设置有层间绝缘膜22。作为层间绝缘膜22，例如可以依次层叠NSG(Non doped Silicate Glass：无渗入杂质硅酸盐玻璃)和BPSG(Boro Phospho Silicate Glass：硼磷硅玻璃)。
在层间绝缘膜22的接触孔22b内，源电极39与n+型源区34和p++型接触区35进行欧姆接触，并且与源极焊盘11连接。源极焊盘11以埋入层间绝缘膜22的接触孔22b的方式设置在层间绝缘膜22上，覆盖有源区1中的半导体基板50的正面的第一表面53a的、除了栅极焊盘12以外的几乎整个部分。栅极焊盘12设置在层间绝缘膜22上，并且覆盖有源区1中的半导体基板50的正面的第一表面53a的一部分。在栅极焊盘12经由栅极多晶硅层14而与所有的栅电极38电连接。
在边缘终端区2，在半导体基板50的正面上，从有源区1的沟槽36的内壁延伸栅极绝缘膜37。与半导体基板50的正面的第二表面53b的栅极绝缘膜37接触地设置有场氧化膜21。场氧化膜21从芯片端部向芯片中央侧延伸，并且在半导体基板50的正面的第一表面53a上终止于比栅极多晶硅层14的第一部分14a更靠芯片端部侧的位置。场氧化膜21与栅极多晶硅层14分离地配置，所述场氧化膜21包围栅极多晶硅层14的第一部分14a的周围。
场氧化膜21的芯片中央侧的端部21a位于比阶梯53的台沿53c更靠芯片中央侧的位置，并且位于比后述的边缘p++型接触区35’更靠芯片端部侧的位置。即，在阶梯53的台沿53c与边缘p++型接触区35’之间的部分44，场氧化膜21的芯片中央侧的端部21a位于露出在半导体基板50的正面的第一表面53a的p型基区32上。由此，能够防止在p++型接触区35’上场氧化膜21被绝缘破坏。
在阶梯53的台沿53c与边缘p++型接触区35’之间的部分44，场氧化膜21的芯片中央侧的端部21a的位置能够根据设计条件而进行各种改变。具体而言，从阶梯53的台沿53c到边缘p++型接触区35’为止的距离d1通过设计规格而预先确定，例如是15μm左右。在该情况下，场氧化膜21的芯片中央侧的端部21a终止于从阶梯53的台沿53c向芯片中央侧离开大于0.5μm的位置，并且终止于从阶梯53的台沿53c向芯片中央侧小于15μm的位置。
在场氧化膜21的芯片中央侧的端部21a从阶梯53的台沿53c向芯片中央侧延伸的距离d3是13μm的情况下，从场氧化膜21的芯片中央侧的端部21a到边缘p++型接触区35’为止的距离d3’成为2μm。另外，在距离d3是10μm的情况下，从场氧化膜21的芯片中央侧的端部21a到边缘p++型接触区35’为止的距离d3’为5μm。场氧化膜21可以是与其他的绝缘膜相比，带隙高且耐热性高的例如氧化硅(SiO2)膜。场氧化膜21的厚度可以比栅极绝缘膜37的厚度厚。
栅极多晶硅层14在比场氧化膜21更靠芯片中央侧的位置，设置在半导体基板50的正面的栅极绝缘膜37上。栅极多晶硅层14配置在栅极金属层13的正下方、栅极焊盘12的正下方、以及连结栅极焊盘12与栅极金属层13的金属层(以下，设为栅极连结金属层)13a的正下方，并且终止于半导体基板50的正面的第一表面53a的表面内。栅极多晶硅层14整***于边缘p++型接触区35’的表面内。应予说明，在附图中记载为假设栅极绝缘膜37通过热氧化而形成的情况。通常，由于场氧化膜21的形成工序是比栅极绝缘膜37的形成工序靠前的工序，所以在栅极绝缘膜37是HTO膜的情况下，场氧化膜21与栅极绝缘膜37的上下的层积关系互换。
栅极多晶硅层14的、栅极金属层13的正下方的第一部分14a是在沟槽36的端部与栅电极38连接的栅极流道。栅极多晶硅层14的第一部分14a在深度方向上与栅极金属层13的整体对置，并且包围有源区1的周围。栅极多晶硅层14的第一部分14a的芯片中央侧的端部14a’向芯片中央侧延伸，终止于在深度方向Z上与源极焊盘11的外周11a对置的位置。栅极多晶硅层14的第一部分14a的芯片端部侧的端部位于后述的边缘p++型接触区35’的表面内。例如，栅极多晶硅层14的第一部分14a的芯片端部侧的端部与边缘p++型接触区35’的芯片端部侧的端部之间的距离d2是2μm左右。
栅极多晶硅层14的、栅极焊盘12的正下方的第二部分14b在深度方向Z上与栅极焊盘12的整体对置。栅极多晶硅层14的第二部分14b的端部14b’沿着与半导体基板50的正面平行的方向(第一方向X、第二方向Y)向从栅极焊盘12分离的方向延伸，并且终止于在深度方向Z上与源极焊盘11的外周11a对置的位置。栅极多晶硅层14的、栅极连结金属层13a的正下方的第三部分14c在深度方向Z上与栅极连结金属层13a的整体对置。栅极多晶硅层14的第三部分14c的端部14c’沿着与半导体基板50的正面平行的方向(在图1中是第一方向X)向从栅极连结金属层13a分离的方向延伸，并且终止于在深度方向Z上与源极焊盘11的外周11a对置的位置。
栅极多晶硅层14的内周的平面形状是略微小于源极焊盘11的外周11a，并且与源极焊盘11的外周11a相同的平面形状。栅极多晶硅层14的外周的平面形状是略微小于场氧化膜21的内周的矩形。在图1中，利用粗的实线来表示栅极多晶硅层14的、第一部分14a的芯片中央侧的端部14a’、第一部分14a的芯片端部侧的端部以及第二、第三部分14b、14c的端部14b’、14c’。在图1中，利用比源极焊盘11的外周11a更粗的虚线来表示场氧化膜21的芯片中央侧的端部21a。场氧化膜21的芯片端部侧的端部位于芯片端部。
在栅极多晶硅层14的第一部分14a上，在层间绝缘膜22上设置有栅极金属层13。栅极金属层13包围有源区1的周围。栅极金属层13经由层间绝缘膜22的接触孔22a而与栅极多晶硅层14的第一部分14a电连接，并且经由栅极连结金属层13a而与栅极焊盘12电连接。栅极金属层13的正下方的部分遍及栅极多晶硅层14的整个第一部分14a，成为在半导体基板50的正面的第一表面53a上依次层积栅极绝缘膜37和栅极多晶硅层14的第一部分14a而成的双层结构。即，在栅极多晶硅层14的第一部分14a，在栅极多晶硅层14与半导体基板50的正面的第一表面53a之间存在的绝缘膜的膜厚(厚度)成为与在有源区1形成于沟槽36的内部的栅极绝缘膜37相同的膜厚。相同的膜厚只要通过同一制造工序而形成即可，包括作为面内偏差的范围的、±10％的膜厚偏差为止。
在栅极多晶硅层14的第二部分14b，遍及栅极多晶硅层14的第二部分14b的整体，也成为在半导体基板50的正面的第一表面53a上依次层积栅极绝缘膜37和栅极多晶硅层14的第二部分14b而成的双层结构。在栅极多晶硅层14的第三部分14c，遍及栅极多晶硅层14的整个第三部分14c，也成为在半导体基板50的正面的第一表面53a上依次层积栅极绝缘膜37和栅极多晶硅层14的第三部分14c而成的双层结构。
由此，场氧化膜21在深度方向Z上与栅极多晶硅层14不对置。因此，栅极多晶硅层14的表面遍及整个栅极多晶硅层14是平坦的，在栅极多晶硅层14的表面不产生现有结构那样的基于场氧化膜121的阶梯115(图15、图16)。由于在栅极多晶硅层14与半导体基板50的正面的第一表面53a之间的绝缘膜仅为栅极绝缘膜37，所以在上述条件下施加电压时，在栅极多晶硅层14的、第一部分14a的芯片中央侧的端部14a’以及第二、第三部分14b、14c的端部14b’、14c’不像现有结构那样引起电场集中。
栅极多晶硅层14和场氧化膜21被层间绝缘膜22覆盖。栅极多晶硅层14经由层间绝缘膜22的接触孔22a而与栅极金属层13电连接。在层间绝缘膜22的接触孔22a形成有栅极金属层13与栅极多晶硅层14之间的接触部。图3的符号41～符号44、符号44’、符号45～符号49分别对应于图2的符号41～符号44、符号44’、符号45～符号49。从栅极金属层13到源极焊盘11为止的距离d4是例如10μm左右。栅极金属层13的宽度d5是例如36μm左右。上述各部分之间的距离d1～d4以及栅极金属层13的宽度d5根据设计规格而决定，不与半导体基板50的芯片大小相关。
在边缘终端区2，在半导体基板50的正面的第一表面53a与p型基区32之间，从有源区1延伸p++型接触区35(以下，设为边缘p++型接触区35’)。边缘p++型接触区35’比栅极多晶硅层14的第一部分14a更向芯片端部侧延伸，并且终止于比场氧化膜21的芯片中央侧的端部21a更靠芯片中央侧的位置。边缘p++型接触区35’在层间绝缘膜22的接触孔22b与源电极39进行欧姆接触。
边缘p++型接触区35’与源电极39之间的接触部(电接触部)是用于经由边缘p++型接触区35’向源电极39抽出关断时在边缘终端区2产生的空穴电流的接触部。例如，边缘p++型接触区35’也在栅极焊盘12的正下方延伸。在n-型半导体层51的、形成半导体基板50的正面的第二表面53b的部分的表面区域，通过离子注入而选择性地形成有p-型区63。p-型区63与源电极39电连接，并且构成结终端扩展(JTE)结构等耐压结构。p-型区63包围有源区1的周围。
在p-型区63与有源区1之间，在比p型基区32更靠近漏电极15的位置设置有在深度方向Z上彼此对置而彼此相邻的p+型区62a’、62b’。p+型区62a’与p-型区63和p+型区62b’接触。p+型区62b’与p-型区63和p型基区32接触。p+型区62a’、62b’包围有源区1的周围。p+型区62a’、62b’例如向栅极焊盘12的正下方延伸。p+型区62a’、62b’与有源区1的p+型区62a、62b同时形成。
半导体基板50的正面被钝化保护膜23覆盖。半导体基板50的整个背面设置有漏电极15，并且与n+型漏区40(n+型起始基板54)电连接。
如上所述，根据实施方式一，通过使场氧化膜的芯片中央侧的端部在比栅极多晶硅层的第一部分更靠芯片端部侧的位置终止，从而在栅极多晶硅层的表面不产生因场氧化膜带来的阶梯，遍及栅极多晶硅层的整个表面而是平坦的。因此，在上述预定条件下施加电压时，不产生在现有结构中所产生的、在栅极多晶硅层的第一部分的芯片中央侧的端部处的电场集中。因此，关断时在边缘终端区产生并通过边缘p++型接触区向源电极抽出的空穴电流的一部分(漏电流)在用于抽出该空穴电流的接触部附近，不向栅极绝缘膜注入。因此，能够防止栅极绝缘膜的绝缘破坏。
(实施方式二)
接下来，对实施方式二的碳化硅半导体装置的结构进行说明。图5是示出实施方式二的碳化硅半导体装置的结构的截面图。实施方式二的碳化硅半导体装置71与实施方式一的碳化硅半导体装置10(参照图1～图4)的不同点在于，不设置覆盖边缘终端区2中的半导体基板50的正面的场氧化膜。实施方式二的碳化硅半导体装置71的平面结构与从图1、图2中去除了场氧化膜21而得的结构相同。图5与图2的切割线B-B’的截面结构相当。
如上所述，根据实施方式二，即使不设置场氧化膜，在栅极多晶硅层的表面也不产生阶梯，因此能够获得与实施方式一同样的效果。
(实施方式三)
接下来，对实施方式三的碳化硅半导体装置的结构进行说明。图6是示出实施方式三的碳化硅半导体装置的结构的截面图。实施方式三的碳化硅半导体装置72与实施方式一的碳化硅半导体装置10(参照图1～图4)的不同之处在于，阶梯53的台沿53c’相对于半导体基板50的正面的第一表面53a以成为钝角的方式倾斜。实施方式三的碳化硅半导体装置72的平面结构与图1、图2相同。图6相当于图2的切割线B-B’处的截面结构。
在实施方式三中，场氧化膜21’和栅极绝缘膜37’在阶梯53的台沿53c’上，沿着该台沿53c’而倾斜地配置。由此，能够在台沿53c’均匀地堆积场氧化膜21’，可靠性提高。因此，能够防止因场氧化膜21’的加工精度的偏差等而导致场氧化膜21’的芯片中央侧的端部21a’向芯片中央侧移动而位于边缘p++型接触区35’上，或导致场氧化膜21’的芯片中央侧的端部21a’向芯片端部侧移动而位于阶梯53的台沿53c’上。
如上所述，根据实施方式三，能够获得与实施方式一同样的效果。另外，根据实施方式三，通过使阶梯的台沿相对于半导体基板的正面的第一表面、第二表面以成为钝角的方式倾斜，从而在阶梯的台沿与边缘p++型接触区之间，能够在半导体基板的正面的第一表面露出的p型基区上高精度地设定从阶梯的台沿向半导体基板的正面的第一表面延伸的场氧化膜的芯片中央侧的端部的位置。
(实施方式四)
接下来，对实施方式四的碳化硅半导体装置的结构进行说明。图7是示出从半导体基板的正面侧观察实施方式四的碳化硅半导体装置的布局的俯视图。图8是示出图7的切割线D-D’的截面结构的截面图。实施方式四的碳化硅半导体装置73与实施方式一的碳化硅半导体装置10(参照图1～图4)的不同之处在于，场氧化膜21的芯片中央侧的与第一方向X平行的端部21b位于与栅极多晶硅层14的第一部分14a的芯片中央侧的端部14a’相同的位置。
具体而言，在与半导体基板50的正面平行且与第一方向X正交的第二方向Y上，场氧化膜21的与第一方向X平行的部位的芯片中央侧的端部21b向芯片中央侧延伸到与栅极多晶硅层14的第一部分14a的与第一方向X平行的部位的芯片中央侧的端部14a’相同的位置为止。因此，在栅极多晶硅层14的第一部分14a的与第一方向X平行的部位，在栅极多晶硅层14的第一部分14a的表面不产生因场氧化膜21而引起的阶梯。在图7中，利用比源极焊盘11的外周11a更粗的虚线来表示场氧化膜21的芯片中央侧的端部21a、21b。
由此，在栅极多晶硅层14的第一部分14a的与第一方向X平行的位置，场氧化膜21的与第一方向X平行的部位的芯片中央侧的端部21b可以以在栅极多晶硅层14的第一部分14a的表面不产生因场氧化膜21而引起的阶梯的方式，比栅极多晶硅层14的第一部分14a更向芯片中央侧延伸。因此，场氧化膜21的与第一方向X平行的部位的芯片中央侧的端部21b可以比栅极多晶硅层14的第一部分14a的与第一方向X平行的部位的芯片中央侧的端部14a’略微向芯片中央侧延伸。
另一方面，栅极多晶硅层14的第一部分14a的与第二方向Y平行的部位是在深度方向Z上与沟槽36的端部对置的位置。该场氧化膜21的与第二方向Y平行的部位的芯片中央侧的端部21a与实施方式一同样地在比栅极多晶硅层14的第一部分14a的与第二方向Y平行的部位更靠芯片端部侧的位置终止。因此，在栅极多晶硅层14的第一部分14a的与第二方向Y平行的部位，在栅极多晶硅层14的第一部分14a的表面不产生因场氧化膜21而引起的阶梯。
即，在栅极金属层13的与第一方向X平行的部位，在栅极金属层13的正下方，成为在半导体基板50的正面上依次层积栅极绝缘膜37、场氧化膜21以及栅极多晶硅层14的第一部分14a而成的三层结构。在栅极金属层13的与第二方向Y平行的部位，在栅极金属层13的正下方，成为在半导体基板50的正面上依次层积栅极绝缘膜37和栅极多晶硅层14的第一部分14a而成的双层结构。因此，存在于半导体基板50的正面与栅极多晶硅层14之间的绝缘膜(37、21)的总膜厚相比于与第二方向Y平行的部位，在与第一方向平行的部位更厚。
由此，在第一方向X、第二方向Y上，场氧化膜21的芯片中央侧的端部21a、21b的位置不同的情况下，在半导体基板50的角部(大致矩形的平面形状的半导体基板50的四个顶点)，在栅极多晶硅层14的第一部分14a的表面产生因场氧化膜21而引起的阶梯。除此之外，通过栅极焊盘12的配置，在栅极多晶硅层14的第三部分14c的表面产生因场氧化膜21而引起的阶梯，但是对于场氧化膜21的配置来说，设计的自由度提高。
在栅极多晶硅层14的第二部分14b，与实施方式一同样地，由于在栅极多晶硅层14的第二部分14b的正下方不存在场氧化膜21，所以在栅极多晶硅层14的第二部分14b的表面不产生因场氧化膜21而引起的阶梯。
如上所述，根据实施方式四，通过使场氧化膜的芯片中央侧的端部的位置向芯片中央侧延伸到与栅极多晶硅层的第一部分的芯片中央侧的端部相同的位置，从而在栅极多晶硅层的第一部分的表面不产生因场氧化膜而引起的阶梯，因此能够获得与实施方式一相同程度的效果。
(实施方式五)
接下来，对实施方式五的碳化硅半导体装置的结构进行说明。图9～图12是示出从半导体基板的正面侧观察实施方式五的碳化硅半导体装置的布局的一例的俯视图。在图9～图12中，分别示意地示出实施方式五的碳化硅半导体装置74～碳化硅半导体装置77的栅极多晶硅层14、场氧化膜21的芯片中央侧的端部21a、21b(在图9中仅有端部21a)以及沟槽36，并图示省略其他的构成部。另外，利用虚线来表示场氧化膜21的芯片中央侧的端部21a、21b。
实施方式五的碳化硅半导体装置74～碳化硅半导体装置77是示出具有大致矩形的平面形状的半导体基板50的四边的每条边上的各个栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a、21b(在图9中仅有端部21a)之间的位置关系的碳化硅半导体装置。在半导体基板50的四边的每条边上，在适用了实施方式一的边上将栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a、21b的位置关系表示为“后退”，在适用了实施方式四的边上将栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a、21b的位置关系表示为“前进”。
即，针对栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a、21b之间的位置关系，适用了实施方式一的情况下的“后退”是场氧化膜21的芯片中央侧的端部21a位于比栅极多晶硅层14更靠芯片端部侧的情况。适用了实施方式四的“前进”是在第二方向Y上，场氧化膜21的芯片中央侧的端部21b位于与栅极多晶硅层14的第一部分14a的芯片中央侧的端部14a’相同的位置的情况。
具体而言，图9所示的实施方式五的碳化硅半导体装置74是实施方式一的碳化硅半导体装置10(参照图1)。即，在半导体基板50的全部四边上，栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a之间的位置关系是“后退”。虽然在图9中省略了图示，但是栅极多晶硅层14与场氧化膜21以上述那样的方式分离地配置(对于图10～图12的“后退”的部位也是同样的)。
图10所示的实施方式五的碳化硅半导体装置75是实施方式四的碳化硅半导体装置73(参照图7、图8)。即，在半导体基板50的与第一方向X平行的两边上，栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21b的位置关系是“前进”。而且，在半导体基板50的与第二方向Y平行的两边上，栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a的位置关系是“后退”。
图11、图12所示的实施方式五的碳化硅半导体装置76、半导体装置77在半导体基板50的与第一方向X平行的两边中的任一边上，栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21b的位置关系是“前进”。而且，在半导体基板50的与第一方向X平行的两边中的任一边上以及与第二方向Y平行的两边上，栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a的位置关系是“后退”。
在半导体基板50的四边中的、栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a的位置关系是“后退”的边上，也可以使用实施方式二来代替实施方式一。在该情况下，在实施方式五的碳化硅半导体装置74中不配置场氧化膜21。在实施方式五的碳化硅半导体装置75中，仅在半导体基板50的与第一方向X平行的两边配置有场氧化膜21。在实施方式五的碳化硅半导体装置76、碳化硅半导体装置77中，仅在半导体基板50的与第一方向X平行的两边中的任一边上配置有场氧化膜21。
在半导体基板50的四边中的、至少栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a的位置关系是“后退”的边上，可以使用实施方式三来代替实施方式一。在该情况下，在半导体基板50的四边中的、至少栅极多晶硅层14与场氧化膜21的芯片中央侧的端部21a的位置关系是“后退”的边上，可以使阶梯53的台沿53c’相对于半导体基板50的正面的第一表面53a以成为钝角的方式倾斜。
如上所述，在实施方式五中，能够适用实施方式一～实施方式四。
以上，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内可以进行各种改变。例如，本发明也能够适用于平面栅极型的MOSFET、IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)等、具备MOS栅极的纵型半导体装置，并具有同样的效果。
工业上的可利用性
如上所述，本发明的碳化硅半导体装置对于具备MOS栅极的纵型半导体装置是有用的，特别适用于沟槽栅结构的纵型MOSFET。