阅读说明：本技术 可编程芯片、解锁方法及家用电器 (Programmable chip, unlocking method and household appliance ) 是由 杨宇 封为时 于 2020-06-08 设计创作，主要内容包括：本申请公开可编程芯片、解锁方法及家用电器,其中可编程芯片包括采集电路,采集可编程芯片的输入引脚上输入的输入信号,并产生相应的时钟信号和数据信号；解锁电路,根据时钟信号而处理数据信号并确定数据信号是否满足预设条件；其中,响应于数据信号满足预设条件,发出解锁信号以将可编程芯片的调试/通用输入输出复用引脚切换至调试状态。通过以上方式,本申请的可编程芯片由于误操作被锁死时,无需通过专门功能的引脚输入解锁信号,只需在输入引脚上输入特定输入信号,即可进入调试状态进行解锁,并且还可以缓解芯片上引脚资源紧张的问题。(The application discloses a programmable chip, an unlocking method and a household appliance, wherein the programmable chip comprises an acquisition circuit, an unlocking circuit and a control circuit, wherein the acquisition circuit is used for acquiring an input signal input on an input pin of the programmable chip and generating a corresponding clock signal and a corresponding data signal; the unlocking circuit processes the data signal according to the clock signal and determines whether the data signal meets a preset condition; and sending an unlocking signal to switch the debugging/general input/output multiplexing pin of the programmable chip to a debugging state in response to the data signal meeting the preset condition. Through the mode, when the programmable chip is locked due to misoperation, an unlocking signal is not required to be input through a pin with a special function, a specific input signal is only required to be input on an input pin, the programmable chip can enter a debugging state to be unlocked, and the problem of shortage of pin resources on the chip can be further solved.)

可编程芯片、解锁方法及家用电器

技术领域

本申请涉及集成电路芯片技术领域，特别是涉及可编程芯片、解锁方法及家用电器。

背景技术

随着半导体信息产业的发展，可以将不同功能的多种电子电路都集成于同一芯片中，使得单一集成电路芯片兼具多种功能，可以为不同的应用场合做不同组合控制。

可编程芯片是集成电路芯片中的一种。可编程芯片中一般设置有两个输入输出引脚，分别用于仿真调试和程序下载，而为了使芯片引脚的资源利用最大化，可以将两个输入输出引脚复用为一个引脚。

然而复用输入输出引脚会导致一个问题：当由于误操作编程导致芯片的复用输入输出引脚死锁时，解锁信号无法通过复用输入输出引脚，芯片无法解锁从而导致失效，使得芯片几乎无法再次使用。

发明内容

本申请提供可编程芯片、解锁方法及家用电器，以解决现有技术中复用输入输出引脚死锁时，芯片无法解锁导致失效的问题。

为解决上述技术问题，本申请提出一种可编程芯片，可编程芯片包括采集电路，采集可编程芯片的输入引脚上输入的输入信号，并产生相应的时钟信号和数据信号；解锁电路，根据时钟信号而处理数据信号并确定数据信号是否满足预设条件；其中，响应于数据信号满足预设条件，发出解锁信号以将可编程芯片的调试/通用输入输出复用引脚切换至调试状态。

为解决上述技术问题，本申请提出一种可编程芯片的解锁方法，应用与上述可编程芯片，其中解锁方法包括：在可编程芯片上电时，采集可编程芯片的输入引脚上输入的输入信号，从而产生相应的时钟信号和数据信号；根据时钟信号而处理数据信号并确定数据信号是否满足预设条件；响应于数据信号满足预设条件，发出解锁信号以将可编程芯片的调试/通用输入输出复用引脚切换至调试状态。

为解决上述技术问题，本申请提出一种家用电器，包括上述的可编程芯片。

本申请公开一种可编程芯片，其中可编程芯片包括采集电路，采集可编程芯片的输入引脚上输入的输入信号，并产生相应的时钟信号和数据信号；解锁电路，根据时钟信号而处理数据信号并确定数据信号是否满足预设条件；其中，响应于数据信号满足预设条件，发出解锁信号以将可编程芯片的调试/通用输入输出复用引脚切换至调试状态。通过以上方式，本申请的可编程芯片由于误操作被锁死时，无需通过专门功能的引脚输入解锁信号，只需在输入引脚上输入特定输入信号，即可进入调试状态进行解锁，并且还可以缓解芯片上引脚资源紧张的问题。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是是本申请可编程芯片一实施例的结构示意图；

图2是本申请图1所示的采集电路一实施例的电路结构示意图；

图3是本申请图1所示的比较电路一实施例的电路结构示意图；

图4是本申请施密特电路一实施例的电路结构示意图；

图5是本申请第一电平转换模块一实施例的电路结构示意图；

图6是本申请充放电滤波模块一实施例的电路结构示意图；

图7是本申请部分模拟信号一实施例的波形示意图；

图8是本申请采集电路另一实施例的电路结构示意图；

图9是本申请部分模拟信号另一实施例的波形示意图；

图10是本申请解锁电路一实施例的电路结构示意图；

图11是本申请解锁电路另一实施例的电路结构示意图；

图12是本申请解锁电路又一实施例的电路结构示意图；

图13是本申请部分数字信号的波形示意图；

图14是本申请可编程芯片的解锁方法一实施例的流程示意图；

图15是本申请家用电器一实施例的结构示意图。

具体实施方式

为使本领域的技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对发明所提供的可编程芯片、解锁方法及家用电器进一步详细描述。

当可编程芯片包括调试/通用输入输出复用引脚时，调试/通用输入输出复用引脚既可以作为调试引脚(SWD)来接收调试信号，也可以作为通用输入输出引脚(GPIO)来实现通用的信号输入或者输出。但是，在实际应用中，可编程芯片上电的瞬间，由于可编程芯片的处理单元(CPU)的运行速度很快，其会很快地读取可编程芯片中的内存(flash)的程序代码，从而立即将调试/通用输入输出复用引脚置于通用输入输出引脚状态，因此，调试器(或编辑器)时没有足够的时间去连接和中止控制器，使得调试器(或编辑器)锁在可编程芯片之外，形成死锁，导致芯片无法再次使用。

为解决上述问题，本申请提出一种可编程芯片。请参阅图1、图2和图10，其中，图1是本申请可编程芯片一实施例的结构示意图，图2是本申请图1所示的采集电路一实施例的电路结构示意图，图10是本申请图1所示的解锁电路一实施例的电路结构示意图。

可编程芯片100可以为MCU(micro controller unit，微控制单元)，包括采集电路110和解锁电路120。采集电路110可以采集可编程芯片100的输入引脚上输入的输入信号，产生相应的时钟信号CK和数据信号DATA。解锁电路120可以根据时钟信号CK而处理数据信号DATA并确定数据信号DATA是否满足预设条件。

在本实施例中，输入引脚可以是可编程芯片100的电源引脚，则输入信号可以是电源电压信号VDD，因此，采集电路110是采集可编程芯片100的电源引脚上输入的电源电压信号VDD，并将电源电压信号VDD处理成时钟信号CK和数据信号DATA。

当然，本领域技术人员可以理解的是，输入引脚也可以是可编程芯片100的其它引脚，对应地，输入信号也可以是其它的输入信号。例如，当可编程芯片100带有模拟输入引脚时，则可利用模拟输入引脚作为本申请的输入引脚，利用模拟输入引脚而输入具有不同幅度的模拟电压信号，实现电源电压信号VDD类似的波动效果。

其中，响应于数据信号DATA满足预设条件，发出解锁信号以将可编程芯片100的调试/通用输入输出复用引脚切换至调试状态，即当数据信号满足预设条件时，可以将可编程芯片100的调试/通用输入输出复用引脚切换至调试状态，可编程芯片100解锁成功；而当数据信号不满足预设条件时，可编程芯片100无法解锁。其中，预设条件为可编程芯片100的解锁条件，可以为用户预设的信号或其他条件。当数据信号符合用户预设的信号时，则认为数据信号满足预设条件，可编程芯片100解锁。

下面以输入信号为电源电压信号VDD进行举例说明，电源电压信号VDD可以包括具有第一脉冲宽度的第一脉冲和具有第二脉冲宽度的第二脉冲，其中，第一脉冲宽度小于第二脉冲宽度。

时钟信号CK可以包括第三脉冲和第四脉冲，其中，第三脉冲映射电源电压信号VDD的第一脉冲，而第四脉冲映射电源电压信号VDD的和第二脉冲；而数据信号DATA包括逻辑低电平信号(“0”)和逻辑高电平信号(“1”)，其中，逻辑低电平信号可以根据第一脉冲的第一脉冲宽度W1而转换得到，逻辑高电平信号可以根据第二脉冲的第二脉冲宽度W2而转换得到，从而产生数据信号DATA。本申请所述的映射，例如，第三脉冲映射电源电压信号VDD的第一脉冲，是指第三脉冲的起始时刻与第一脉冲的起始时刻相同，且第三脉冲的结束时刻与第一脉冲的结束时刻相同；同样地，第四脉冲映射电源电压信号VDD的第二脉冲，是指第四脉冲的起始时刻和结束时刻和第二脉冲的起始时刻和结束时刻分别相同。

本实施例的可编程芯片包括采集电路和解锁电路，采集电路用于采集可编程芯片的输入引脚上输入的输入信号，其中输入信号包括具有第一脉冲宽度的第一脉冲和第二脉冲宽度的第二脉冲，第一脉冲宽度小于第二脉冲宽度，可编程芯片根据第一脉冲宽度和第二脉冲宽度将输入信号转换成相应的数据信号，解锁电路用于确定数据信号是否满足预设条件，其中，响应于数据信号满足预设条件，发出解锁信号以将可编程芯片的调试/通用输入输出复用引脚切换至调试状态。通过以上方式，本实施例的可编程芯片由于误操作被锁死时，只需在输入引脚上输入特定输入信号，即可进入调试状态进行解锁。

在相关技术中，可编程芯片上可以设置一个专门的复位引脚，在可编程芯片死锁时释放复位引脚，使得调试器发出擦出源程序代码的操作，从而解锁芯片的调试/通用输入输出复用引脚。然而本申请的方案无需设置专门的复位引脚输出解锁信号，通过输入信号的脉冲变化，并配合可编程芯片内部的电路即可解锁调试/通用输入输出复用引脚；本实施例的方式节省了一个复位引脚，也不需要设置额外的时钟引脚和数据引脚，可以有效缓解芯片上引脚资源紧张的问题。

请参阅图2，在本实施例中，采集电路110可以为模拟采集电路110。其中模拟采集电路110可以包括采集处理单元111、时钟信号产生单元112和数据信号产生单元113。

采集处理单元111可以对电源电压信号VDD进行采集并进行整形滤波处理以产生稳定的采集处理信号VCOMP，其中，采集处理信号VCOMP可以包括第五脉冲和第六脉冲，其中，第五脉冲映射第一脉冲，第六脉冲映射第二脉冲。同样地，第五脉冲映射第一脉冲，是指第五脉冲的起始时刻和结束时刻，与第一脉冲的起始时刻和结束时刻分别相同；而第六脉冲映射第二脉冲，是指第五脉冲的起始时刻和结束时刻，与第二脉冲的起始时刻和结束时刻分别相同。采集处理单元111可以包括分压模块1111和第一整形滤波模块1112。

分压模块1111可以接收电源电压信号VDD并将其转换成分压信号VL0。第一整形滤波模块1112可以接收分压信号VL0并进行整形滤波处理以产生稳定的采集处理信号VCOMP。

分压模块1111可以包括第一电阻R1和第二电阻R2，第一整形滤波模块1112可以包括比较电路CM1和施密特电路SM1。其中，第一电阻R1和第二电阻R2的阻值可以相同，也可以不相同，本领域技术人员可根据实际情况自行设计。如图2所示，第一电阻R1的一端连接电源电压信号VDD，第二电阻R2的一端接地，第一电阻R1的另一端与第二电阻R2的另一端连接在一起且两者之间的节点作为分压模块1111的输出端输出分压信号VL0。分压模块1111的输出端连接比较电路CM1的第一输入端以输出分压信号VL0，比较电路CM1的第二输入端连接参考电压VREF，比较电路CM1的输出端连接施密特电路SM1的输入端，施密特电路SM1的输出端作为第一整形滤波模块1112的输出端输出采集处理信号VCOMP。

比较电路CM1可以将分压信号VL0和参考电压VREF做比较并将比较结果输入至施密特电路SM1，经过比较电路CM1和施密特电路SM1整形滤波后可以以产生稳定的采集处理信号VCOMP。

进一步地，请参阅图3和图4，图3是本申请比较电路一实施例的电路结构示意图，图4是本申请施密特电路一实施例的电路结构示意图。

如图3所示，比较电路CM1中包括晶体管Q1～Q8。第一晶体管Q1的第一源漏极、第二晶体管Q2的第一源漏极和第三晶体管Q3的第二源漏极分别连接预设电压信号VDD1；第一晶体管Q1的栅极、第二晶体管Q2的栅极和第三晶体管Q3的栅极连接在一起；第一晶体管Q1的第二源漏极连接电流源I0，其节点与第一晶体管Q1的栅极连接，第二晶体管Q2的第二源漏极分别连接第四晶体管Q4的第一源漏极和第五晶体管Q5的第一源漏极。

第四晶体管Q4的栅极作为比较电路CM1的第二输入端，第五晶体管Q5的栅极作为比较电路CM1的第一输入端。第四晶体管Q4的第二源漏极连接第六晶体管Q6的第一源漏极，第五晶体管Q5的第二源漏极连接第七晶体管Q7的第一源漏极。

第六晶体管Q6的栅极与第七晶体管Q7的栅极连接，其节点连接第六晶体管Q6的第一源漏极，第八晶体管Q8的栅极连接第七晶体管Q7的第一源漏极，第六晶体管Q6的第二源漏极、第七晶体管Q7的第二源漏极和第八晶体管Q8的第二源漏极分别接地。其中，第三晶体管Q3的第二源漏极和第八晶体管Q8的第一源漏极连接，其连接节点作为比较电路CM1的输出端。

如图4所示，施密特电路SM1包括晶体管Q9～Q16。第九晶体管Q9的栅极、第十晶体管Q10的栅极、第十一晶体管Q11的栅极和第十二晶体管Q12的栅极连接在一起，其节点作为施密特电路SM1的输入端A。

第九晶体管Q9的第一源漏极连接预设电压信号VDD2，第九晶体管Q9的第二源漏极与第十晶体管Q10的第一源漏极连接，第十晶体管Q10的第二源漏极与第十一晶体管Q11的第一源漏极连接，第十一晶体管Q11的第二源漏极与第十二晶体管Q12的第一源漏极连接，第十二晶体管Q12的第二源漏极接地。

第十三晶体管Q13的栅极与第十四晶体管Q14的栅极连接，第十三晶体管Q13的第一源漏极连接第九晶体管Q9和第十晶体管Q10的连接节点，第十四晶体管Q14的第一源漏极连接第十一晶体管Q11和第十二晶体管Q12的连接节点，第十三晶体管Q13的第二源漏极和第十四晶体管Q14的第二源漏极分别接地。

第十五晶体管Q15的栅极和第十六晶体管Q16的栅极连接，第十五晶体管Q15的第一源漏极连接电源，第十六晶体管Q16的第二源漏极接地。第十晶体管Q10和第十一晶体管Q11的连接节点、第十三晶体管Q13和第十四晶体管Q14的连接节点、第十五晶体管Q15和第十六晶体管Q16的连接节点连接在一起。其中，第十五晶体管Q15的第二源漏极和第十六晶体管Q16的第一源漏极连接，并且其节点作为施密特电路SM1的输出端，即第一整形滤波模块1112的输出端，以输出采集处理信号VCOMP。

继续参阅图2和图5，图5是本申请第一电平转换模块一实施例的电路结构示意图。时钟信号产生单元112可以接收采集处理信号VCOMP并根据采集处理信号VCOMP而生成相应的时钟信号CK。时钟信号产生单元112可以包括第一电平转换模块LS1。第一电平转换模块LS1可以接收采集处理信号VCOMP并生成时钟信号CK。时钟信号CK包括第三脉冲和第四脉冲，其中第三脉冲映射第一脉冲，第四脉冲映射第二脉冲。

如图5所示，第一电平转换模块LS1包括四个晶体管Q17～Q20。第十七晶体管Q17的栅极直接连接第一电平转换模块LS1的输入端，第十八晶体管Q18的栅极通过反相器N1连接第一电平转换模块LS1的输入端，第十七晶体管Q17的第二源漏极和第十八晶体管Q18的第二源漏极接地。

第十七晶体管Q17的第一源漏极连接第十九晶体管Q19的第二源漏极，第十八晶体管Q18的第一源漏极连接第二十晶体管Q20的第二源漏极。第十九晶体管Q19的栅极连接第二十晶体管Q20的第二源漏极，第二十晶体管Q20的栅极连接第十九晶体管Q19的第二源漏极，第十九晶体管Q19的第一源漏极和第二十晶体管Q20的第一源漏极分别连接预设电压信号DVDD。其中，第二十晶体管Q20的第二源漏极和第十八晶体管Q18的第一源漏极两者的连接点作为第一电平转换模块LS1的输出端以输出时钟信号CK。在本实施例中，第十七晶体管Q17和第十八晶体管Q18可以为NMOS晶体管，而第十九晶体管Q19和第二十晶体管Q20可以为PMOS晶体管。

采集处理信号VCOMP包括高电平信号和低电平信号。当输入的采集处理信号VCOMP为高电平信号时，第十七晶体管Q17的栅极电压为高电平，第十七晶体管Q17导通；并且由于第十七晶体管Q17的第二源漏极接地，因此A点电压为低电平，即第二十晶体管Q20的栅极电压为低电平，此时第二十晶体管Q20导通。

高电平信号的采集处理信号VCOMP经过反相器N1后变成低电平信号并输出至第十八晶体管Q18的栅极，此时第十八晶体管Q18不导通；第二十晶体管Q20导通后预设电压信号DVDD会流经第二十晶体管Q20后输出，因此B点电压为高电平，即第十九晶体管Q19的栅极电压为高电平，第十九晶体管Q19不导通。

当输入的采集处理信号VCOMP为低电平信号时，第十七晶体管Q17不导通，第十八晶体管Q18导通，因此B点电压为低电平，第十九晶体管导通。第十九晶体管导通后预设电压信号DVDD会流经第十九晶体管Q19，因此A点电压为高电平，此时第二十晶体管不导通。

通过以上分析可知，当输入的采集处理信号VCOMP为高电平信号时，第一电平转换模块LS1的部分电压方向如①所示，第一电平转换模块LS1输出高电平信号，其中高电平信号的幅值等于预设电压信号DVDD的幅值；当输入的采集处理信号VCOMP为低电平信号时，第一电平转换模块LS1的部分电压方向如②所示，第一电平转换模块LS1输出低电平信号，其中低电平信号为0。

继续参阅图2和图6，图6是本申请充放电滤波模块一实施例的电路结构示意图。数据信号产生单元113可以接收采集处理信号VCOMP并根据采集处理信号VCOMP而产生相应的数据信号DATA。数据信号产生单元113可以包括依次连接的充放电滤波模块1131、第二整形滤波模块1132和第二电平转换模块LS2。

充放电滤波模块1131可以接收采集处理信号VCOMP，并根据采集处理信号VCOMP而生成相应的充放电信号VCH，其中，充放电信号VCH包括在第一脉冲宽度W1所对应的第一期间写入的第一充放电电压，和在第二脉冲宽度W2所对应的第二期间写入的第二充放电电压。

具体地，充放电滤波模块1131的具体电路结构如图6所示，充放电滤波模块1131包括六个晶体管Q21～Q26。充放电滤波模块1131的输入端连接第二反相器N2的输入端，第二反相器N2的输出端分别连接第二十二晶体管Q22的栅极和第二十五晶体管Q25的栅极，即第二十二晶体管Q22的栅极和第二十五晶体管Q25的栅极接收与采集处理信号VCOMP电平状态反相的信号VB。

第二十一晶体管Q21的第一源漏极、第二十二晶体管Q22的第一源漏极和第二十三晶体管Q23的第一源漏极分别连接预设电压信号VDD3。第一电流源I1与第二十一晶体管Q21的第二源漏极连接，第二十一晶体管Q21的第二源漏极和第二十一晶体管Q21的栅极连接；第二十一晶体管Q21的栅极与第二十三晶体管Q23的栅极连接，其节点连接第二十二晶体管Q22的第二源漏极。

第二十四晶体管Q24的第二源漏极、第二十五晶体管Q25的第二源漏极和第二十六晶体管Q26的第二源漏极接地。第二电流源I2与第二十四晶体管Q24的第一源漏极连接，第二十四晶体管Q24的第一源漏极连接与第二十四晶体管Q24的栅极连接；第二十四晶体管Q24的栅极与第二十六晶体管Q26的栅极连接，其节点连接第二十五晶体管Q25的第一源漏极。其中，第二十三晶体管Q23的第二源漏极、第二十六晶体管Q26的第一源漏极和第一电容C1的一端三者连接，其节点作为充放电滤波模块1131的输出端以输出充放电信号VCH，第一电容C1的另一端接地。

在本实施例中，第二十四晶体管Q24、第二十五晶体管Q25和第二十六晶体管Q26可以为NMOS晶体管，而第二十一晶体管Q21、第二十二晶体管Q22和第二十三晶体管Q23可以为PMOS晶体管。第一电流源I1和第二电流源I2的值可以相同，也可以不相同，本领域的技术人员可根据实际需要自行设计。

采集处理信号VCOMP包括高电平信号和低电平信号。当输入的采集处理信号VCOMP为高电平信号时，经过第二反相器N2后变成低电平信号，低电平信号分别输入至第二十二晶体管Q22的栅极和第二十五晶体管Q25的栅极。此时由于第二十二晶体管Q22的栅极电压为低电平，因此第二十二晶体管Q22导通。此时第二十一晶体管Q21的栅极和第二十三晶体管Q23的栅极为高电平，因此第二十一晶体管Q21和第二十三晶体管Q23都不导通。

由于第二十五晶体管Q25的栅极为低电平，因此第二十五晶体管Q25不导通。由于存在电流源I2，第二十四晶体管Q24的栅极和第二十六晶体管Q26的栅极可以为高电平，因此第二十四晶体管Q24和第二十六晶体管Q26导通。

因此，当输入的采集处理信号VCOMP为高电平信号时，充放电滤波模块1131中的部分电流方向如①所示，此时第一电容C1通过第二十六晶体管Q26对地放电。

当输入的采集处理信号VCOMP为低电平信号时，经过第二反相器N2后变成高电平信号，高电平信号分别输入至第二十二晶体管Q22的栅极和第二十五晶体管Q25的栅极。此时由于第二十二晶体管Q22的栅极电压为高电平，因此第二十二晶体管Q22不导通。由于电流源I1，第二十一晶体管Q21的栅极和第二十三晶体管Q23的栅极可以为低电平，因此第二十一晶体管Q21和第二十三晶体管Q23导通。

由于第二十五晶体管Q25的栅极为高电平，因此第二十五晶体管Q25导通。电流源I2的电流通过第二十五晶体管Q25流入地，因此第二十四晶体管Q24的栅极和第二十六晶体管Q26的栅极可以为低电平，第二十四晶体管Q24和第二十六晶体管Q26不导通。

因此，当输入的采集处理信号VCOMP为低电平信号时，充放电滤波模块1131中的电流方向如②所示，此时预设电压信号VDD3通过第二十三晶体管Q23对第一电容C1进行充电。

继续参阅图2，第二整形滤波模块1132可以接收充放电信号VCH并执行整形滤波处理，以生成相应的整形信号。第二整形滤波模块1132可以包括施密特电路SM2。其中施密特电路SM2的电路结构可以与施密特电路SM1的电路结构相同，在此不再赘述。

第二电平转换模块LS2可以接收整形信号并生成对应的数据信号DATA，其中，数据信号DATA包括对应第一充放电电压的逻辑低电平信号和对应第二充放电电压的逻辑高电平信号。其中第二电平转换模块LS2的电路结构可以与第一电平转换模块LS1的电路结构相同，在此不再赘述。

请参阅图7，如图7所示，图7是本申请部分模拟信号一实施例的波形示意图。为了描述充放电信号VCH具有第一充放电电压和第二充放电电压，因此，在此限定电源电压信号VDD在低电平持续的第一时间和第二时间分别为第一脉冲宽度W1和第二脉冲宽度W2。

由图中可以看出，参考电压VREF持续输出1V电压；电源电压信号VDD输出的高电平为5V，低电平为3.5V；经过分压模块1111生成的分压信号VL0的高电平为1.25V，低电平为0.875V；经过第一整形滤波模块1112产生的采集处理信号VCOMP的高电平为5V，低电平为0V；经过时钟信号产生单元112生成的时钟信号CK的高电平为1.5V，低电平为0V。其中，电源电压信号VDD的第一脉冲、采集处理信号VCOMP的第五脉冲和时钟信号CK的第三脉冲具有相同的第一脉冲宽度W1；电源电压信号VDD的第二脉冲、采集处理信号VCOMP的第六脉冲和时钟信号CK的第四脉冲具有相同的第二脉冲宽度W2。

需要说明的是，在其他实施例中，参考电压VREF、电源电压信号VDD可以设置为其他的数值，上述数值只是本申请中的一个实施例，本领域技术人员可以根据实际情况自行调整参考电压和电源电压信号的数值，在此不作限制。

充放电滤波模块1131可以根据采集处理信号VCOMP而生成相应的充放电信号VCH，其中，充放电信号VCH包括在第一脉冲宽度W1所对应的第一期间写入的第一充放电电压，和在第二脉冲宽度W2所对应的第二期间写入的第二充放电电压。

充放电滤波模块1131可以在采集处理信号VCOMP的下降沿时写入充放电信号VCH，由于第一脉冲宽度W1小于第二脉冲宽度W2，因此第一充放电电压的最大幅值小于第二充放电电压的最大幅值。

施密特电路SM2对充放电信号VCH进行处理，由于第一电容C1在第一期间的充电时间较短，因此第一充放电电压的最高幅值未能达到施密特电路SM2的翻转电平VTH，此时施密特电路SM2对应第一充放电电压输出低电平信号。而第一电容C1在第二期间的充电时间较长，因此第二充放电电压的最高幅值能达到施密特电路SM2的翻转电平VTH，而当第二充放电电压达到施密特电路SM2的翻转电平VTH时，施密特电路SM2输出高电平信号，直至第二充放电电压达到施密特电路SM2的第二翻转电平时，施密特电路SM2输出低电平信号。由此，经过施密特电路SM2和第二电平转换模块LS2后可以生成数据信号DATA。

此外，在其他的实施例中，数据信号产生单元113也可以由其他电子器件组成。例如，请参阅图8和图9，图8是本申请采集电路另一实施例的电路结构示意图，图9是本申请部分模拟信号另一实施例的波形示意图。在本实施例中，数据信号产生单元113可以包括振荡模块RCOSC、数字滤波模块DI_FI、第三电平转换模块LS3和反相器U6。

振荡模块RCOSC用于产生振荡信号RCCLK，数字滤波模块DI_FI连接采集处理单元111和振荡模块RCOSC，从而接收采集处理信号VCOMP和振荡信号RCCLK，根据振荡信号RCCLK对采集处理信号VCOMP进行滤波处理，生成滤波处理信号F_DO。

其中，滤波处理信号F_DO包括第七脉冲，第七脉冲对应第六脉冲，即其也具有第二脉冲所具有的第二脉冲宽度W2。也就是说，数字滤波模块DI_FI是对采集处理信号VCOMP进行窄脉冲滤波处理，因此，其会过滤掉采集处理信号VCOMP中的第五脉冲(具有较窄的第一脉冲宽度W1)，而保留采集处理信号VCOMP中的第六脉冲(具有较宽的第二脉冲宽度W2)，生成相应的滤波处理信号F_DO，其中，生成的滤波处理信号F_DO仅具有第七脉冲，其对应采集处理信号VCOMP中的第六脉冲(具有较宽的第二脉冲宽度W2)。此外，由于数字滤波模块DI_FI在对采集处理信号VCOMP进行处理时，具有一定的延迟，因此，生成的滤波处理信号F_DO中的第七脉冲对应采集处理信号VCOMP中的第六脉冲，但是，晚于采集处理信号VCOMP中的第六脉冲。

第三电平转换模块LS3连接数字滤波模块DI_FI，以接收滤波处理信号F_DO，并执行电平转换处理，从而生成电平转换后的电平处理信号。

反相器U6连接第三电平转换模块LS3，以接收电平处理信号并执行反相处理，从而生成数据信号DATA，其中，数据信号DATA包括逻辑低电平信号和逻辑高电平信号，逻辑高电平信号对应第七脉冲。

继续参阅图10，在本实施例中，解锁电路120可以为数字解锁电路。数字解锁电路可以包括定时单元121和数据寄存单元122。

定时单元121可以接收时钟信号CK，以在可编程芯片100上电后的N个时钟周期内持续将输出的激活信号ACTIVE置于第一逻辑电平。

数据寄存单元122可以包括多个移位寄存器F0～Fn，以在激活信号ACTIVE置于第一逻辑电平的N个时钟周期内将数据信号DATA的前M位数据写入至数据寄存单元122，其中N＞M，M＝n+1。

可编程芯片100的处理单元130可以读取数据寄存单元122中存储的数据信号的前M位数据，并将其与预存的解锁数据比较，从而产生相应的比较结果信号。

如图10所示，数据寄存单元122包括与门U1和M个移位寄存器F0～Fn。与门U1的第一输入端连接数据信号DATA，第二输入端连接定时单元121以接收激活信号ACTIVE。其中，在N个时钟周期内定时单元121可以持续将输出的激活信号ACTIVE置于第一逻辑电平，其中第一逻辑电平为高电平，此时移位寄存器F0～Fn正常工作；若在N个时钟周期内还没产生解锁信号，定时单元121不再输出激活信号ACTIVE，置于第二逻辑电平，其中第二逻辑电平为低电平，此时与门U1输出低电平信号，移位寄存器F0～Fn停止工作。定时单元121可以防止可编程芯片100在正常工作时误产生解锁信号。

移位寄存器F0～Fn用来接收M位数字信号，并将采集到的信号SA[0]～SA[n]发送至处理单元130进行处理。

在本实施例中，处理单元130可以为CPU(central processing unit，中央处理器)。数据信号DATA的前M位数据与预存的解锁数据作比较，当比较结果吻合，即数据信号DATA满足预设条件时，处理单元130可以发出解锁信号以将可编程芯片100的调试/通用输入输出复用引脚切换至调试状态。

需要说明的是，上述比较结果吻合并不要求数据信号DATA的前M位数据与都与预存的解锁数据吻合，只要数据信号DATA的前M位数据中的部分连续的数据与预存的解锁数据吻合，即可确定比较结果吻合。

在上述实施例中，处理单元130可以直接根据比较结果信号生成解锁信号，而在一些实施例中，数字解锁电路还可以包括解锁信号产生单元123。

解锁信号产生单元123可以接收比较结果信号并根据比较结果信号而决定是否发出解锁信号，以确定是否将可编程芯片100的调试/通用输入输出复用引脚切换至调试状态。如图11和图12所示，图11是本申请解锁电路另一实施例的电路结构示意图，图12是本申请解锁电路又一实施例的电路结构示意图。

图11中，可以由两个依次连接的非门U2和U3组成解锁信号产生单元123，U2和U3可以用于缓冲解锁信号。图10中，第二非门U2、第三非门U3、第四与非门U4和第五与非门U5可以组成RS触发器以作为解锁信号产生单元123，RS触发器可以用于抵抗开关的抖动。第二非门U2在进入解锁模式时接收到高电平信号，在退出解锁模式后接收到低电平信号。处理单元130可以输出比较结果至第三非门U3以完成运算。

综上，解锁信号产生单元123可以接收处理单元130发出的比较结果信号，并根据逻辑运算决定是否发出解锁信号，其中解锁信号可以发送至可编程芯片100的调试/通用输入输出复用引脚，使其切换至调试状态，此时可编程芯片100完成解锁。

请参阅图13，图13是本申请部分数字信号的波形示意图。由图中可以看出，时钟信号CK的上升沿作为触发信号使得移位寄存器F0～Fn开始工作。在时钟信号CK的第一个上升沿时，由于此时数据信号DATA为逻辑低电平，因此第一个移位寄存器F0输出的信号SA[0]＝0。

在时钟信号CK的第二个上升沿时，由于此时数据信号DATA为逻辑高电平，因此第一个移位寄存器F0输出的信号SA[0]＝1，而第二个移位寄存器F1接收第一个移位寄存器F1在上一个时刻内的信号，因此SA[1]＝0。

在时钟信号的第三个上升沿时，由于此时数据信号DATA为逻辑低电平，因此第一个移位寄存器F0输出的信号SA[0]＝0，而第二个移位寄存器F1接收第一个移位寄存器F1在上一个时刻内的信号，因此SA[1]＝1。

依次类推，直至定时单元121不再输出激活信号ACTIVE或者处理单元130接收到的SA[0]～SA[n]满足预存的解锁数据，则此时解锁信号UNLOCK变成逻辑高电平，可编程芯片100可以解锁。

基于上述的可编程芯片，本申请还提出一种可编程芯片的解锁方法。请参阅图14，图14是本申请可编程芯片的解锁方法一实施例的流程示意图。本实施例的方法具体包括以下步骤：

S11：在可编程芯片上电时，采集可编程芯片的输入引脚上输入的输入信号，从而产生相应的时钟信号和数据信号。

S12：根据时钟信号而处理数据信号并确定数据信号是否满足预设条件。

S13：响应于数据信号满足预设条件，发出解锁信号以将可编程芯片的调试/通用输入输出复用引脚切换至调试状态。

其中，输入引脚为电源引脚，输入信号为电源电压信号VDD；或者，输入引脚为模拟输入引脚，输入信号为模拟电压信号。

在可编程芯片100上电后的N个时钟周期内持续将输出的激活信号ACTIVE置于第一逻辑电平；在激活信号ACTIVE置于第一逻辑电平的N个时钟周期内将数据信号DATA的前M位数据写入至数据寄存单元122；藉由可编程芯片100的处理单元130读取数据寄存单元122中存储的数据信号DATA的前M位数据，并将其与预存的解锁数据比较，从而决定是否发出解锁信号UNLOCK。

更多的工作原理在上述实施例中已详细介绍，在此不再赘述，具体可参阅上述实施例。

请参阅图15，图15是本申请家用电器一实施例的结构示意图。家用电器200可以包括上述实施例中的可编程芯片100。在本实施例中，家用电器200可以为冰箱、空调、洗衣机等。

可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。