阅读说明：本技术 故障安全电路、集成电路器件及控制电路的节点的方法 (Fail-safe circuit, integrated circuit device, and method of controlling node of circuit ) 是由 唐振 马亚琪 潘磊 于 2018-09-10 设计创作，主要内容包括：本公开涉及故障安全电路、集成电路器件及控制电路的节点的方法。电路包括：参考节点,被配置为承载参考电压电平；第一节点,被配置为承载具有第一电压电平的信号和参考电压电平；第二节点,被配置为承载在通电模式中具有电源电压电平并且在断电模式中具有参考电压电平的电源电压；以及多个晶体管,串联耦合在第一节点和参考节点之间。该多个晶体管中的每个晶体管接收多个控制信号中的相应控制信号,并且每个控制信号在通电模式中具有基于电源电压的第一值并且在断电模式中具有基于信号的第二值。(The disclosure relates to a fail-safe circuit, an integrated circuit device and a method of controlling a node of a circuit. The circuit comprises: a reference node configured to carry a reference voltage level; a first node configured to carry a signal having a first voltage level and a reference voltage level; a second node configured to carry a supply voltage having a supply voltage level in a power-on mode and a reference voltage level in a power-off mode; and a plurality of transistors coupled in series between the first node and the reference node. Each transistor of the plurality of transistors receives a respective control signal of a plurality of control signals, and each control signal has a first value based on the supply voltage in the power-on mode and a second value based on the signal in the power-off mode.)

故障安全电路、集成电路器件及控制电路的节点的方法

技术领域

本公开涉及故障安全电路、集成电路器件及控制电路的节点的方法。

背景技术

电子电路之间的通信涉及在设计电路时必须考虑的各种场景。在一些情况下，依赖于一个电源的电路必须被设计为与基于另一电源的信号相接口。两个电源可能不具有相同的电压电平，并且两个电源中的一个电源可能通电而另一电源断电。

发明内容

本公开的实施例提供了一种故障安全电路，包括：参考节点，所述参考节点被配置为承载参考电压电平；第一节点，所述第一节点被配置为承载具有第一电压电平的信号和所述参考电压电平；第二节点，所述第二节点被配置为承载在通电模式中具有电源电压电平并且在断电模式中具有所述参考电压电平的电源电压；以及多个晶体管，所述多个晶体管被串联耦合在所述第一节点和所述参考节点之间，所述多个晶体管中的每个晶体管被配置为接收多个控制信号中的相应控制信号，其中，所述多个控制信号中的每个控制信号在所述通电模式中具有基于所述电源电压的第一值并且在所述断电模式中具有基于所述信号的第二值。

本公开的实施例还提供了一种集成电路(IC)器件，包括：输入焊盘，所述输入焊盘被配置为接收输入信号；导体，所述导体被配置为承载电源电压；栅极控制电路，所述栅极控制电路被配置为生成第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号中的每一个在通电模式中基于所述电源电压并且在断电模式中基于所述输入信号；第一晶体管，所述第一晶体管与所述输入焊盘相耦合，所述第一晶体管包括被配置为接收所述第一控制信号的栅极；以及第二晶体管，所述第二晶体管与所述第一晶体管串联耦合，所述第二晶体管包括被配置为接收所述第二控制信号的栅极。

本公开的实施例还提供了一种控制电路的节点的方法，所述方法包括：在所述节点处接收信号；响应于所述电路的电源具有电源电压电平，使用所述电源电压来控制将所述节点耦合到下拉驱动器；并且响应于所述电路的电源具有参考电压电平，使用所述信号来控制将所述节点耦合到所述下拉驱动器。

附图说明

在结合附图阅读下面的

具体实施方式

时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1是根据一些实施例的电路的图示。

图2A是根据一些实施例的下拉电路的图示。

图2B是根据一些实施例的下拉电路的IC布局图的顶视图的描绘。

图3A是根据一些实施例的电压调节器的图示。

图3B是根据一些实施例的电压调节器的IC布局图的顶视图的描绘。

图4A是根据一些实施例的栅极控制电路的图示。

图4B是根据一些实施例的栅极控制电路的IC布局图的顶视图的描绘。

图4C是根据一些实施例的栅极控制电路的图示。

图4D是根据一些实施例的栅极控制电路的IC布局图的顶视图的描绘。

图5是根据一些实施例的控制电路的节点的方法的流程图。

图6是根据一些实施例的IC制造系统和与其相关联的IC制造流程的描绘。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。下文描述了组件、值、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。考虑其他组件、值、操作、材料、布置等。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

在各种实施例中，电路包括耦合在节点和参考节点之间并响应于多个控制信号的一系列开关器件。节点上的信号被分压(divide)以生成由栅极控制电路接收的一个或多个栅极电压。栅极控制电路还接收电路的信号和电源电压。在通电模式中，栅极控制电路输出具有至少一个基于电源电压的值的每个控制信号。在断电模式中，栅极控制电路输出具有至少一个基于信号的值的每个控制信号。

因此，在其中信号具有大于或等于电源电压电平的电压电平的应用中，电路能够在通电模式中传送信号并在断电模式中防止泄漏电流流动。通过将跨开关器件的电压限制于等于或低于开关器件的最大工作电压的幅度，该电路还能够使用具有小于信号的电压电平的最大工作电压的开关器件来传送信号并防止泄漏。

图1是根据一些实施例的电路100的图示。电路100包括下拉电路110、电压调节器120和栅极控制电路130，其中的每一项都被电耦合在节点PAD和参考节点VSS之间。栅极控制电路130还与节点VDDIO1电耦合。

两个或更多个电路元件被认为基于直接电连接、电阻或电抗电连接、或包括一个或多个附加电路元件的电连接而电耦合，并且从而能够被控制，例如，通过晶体管或其他开关器件成为电阻或开路。

在图1描绘的实施例中，下拉电路110、电压调节器120和栅极控制电路130中的每一个被直接连接到节点PAD和参考节点VSS中的每一个，并且栅极控制电路130被直接连接到节点VDDIO1。在各种实施例中，一个或多个附加电路元件(例如，开关器件)被耦合在下拉电路110、电压调节器120或栅极控制电路130中的一个或多个与节点PAD或参考节点VSS中的一个或二者之间，和/或被耦合在栅极控制电路130和节点VDDIO1之间。

节点VDDIO1是被配置为承载具有电源电压电平VDDIO的电源电压的电路节点。在一些实施例中，电源电压电平VDDIO是包括电路100的IC芯片的电源电压电平。在一些实施例中，电源电压电平VDDIO是包括电路100的IC芯片的输入/输出(I/O)部分的电源电压电平。

参考节点VSSN是被配置为承载具有参考电压电平VSS的参考电压的电路节点。在一些实施例中，参考电压电平VSS是地电压电平。

节点VDDIO1在电路100处于通电模式时具有电源电压电平VDDIO，并且在电路100处于断电模式时具有参考电压VSS。通电模式对应于基于从电源(未示出)接收的电力的电路100的正常操作，并且断电模式对应于未从电源接收电力的电路100。

在各种实施例中，电路100在断电模式中未从电源接收电力对应于电源被切断或从电路100断开、电路100被切换到睡眠模式、或导致节点VDDIO1具有参考电压VSS的另一场景。

在各种实施例中，电源被配置为直接或者通过被配置为输出电源电压电平VDDIO和/或参考电压电平VSS的一个或多个中间电路(例如，控制或升压或降压电路)来向节点VDDIO1传输电力。

除了电路100之外，图1还描绘了通过电阻器Rpu与节点PAD电耦合的节点BUS。在一些实施例中，电路100是IC芯片的一部分，节点BUS是内集成电路(IIC)总线的电源节点，电阻器Rpu是IIC总线的上拉电阻器，并且节点PAD是通过其IC芯片通过IIC总线进行通信的输入和/或输出节点。在各种实施例中，IC芯片通过向一个或多个附加IC芯片(未示出)发送一个或多个信号(例如，信号VPAD)和/或从一个或多个附加IC芯片(未示出)接收一个或多个信号(例如，信号VPAD)来通过IIC总线进行通信。

在一些实施例中，电路100被包括在与IIC总线相耦合的IC的I/O电路中。在一些实施例中，电路100是未与IIC总线、节点BUS或电阻器Rpu相耦合的IC芯片的一部分。

在一些实施例中，IIC总线包括被配置为承载具有总线电压电平VBUS的总线电压的节点BUS，以及被配置为承载具有总线电压电平VBUS或参考电压电平VSS的信号VPAD的节点PAD。在各种实施例中，节点PAD被配置为承载具有小于、基本上等于、或大于电源电压电平VDDIO的电压电平的信号VPAD。

在图1描绘的实施例中，下拉电路110、电压调节器120和栅极控制电路130是分离的电路区域。在各种实施例中，下拉电路110、电压调节器120或栅极控制电路130中的两个或更多个被集成在单个电路区域中。在各种实施例中，下拉电路110、电压调节器120和栅极控制电路130被包括在单个IC芯片中，或者下拉电路110、电压调节器120或栅极控制电路130中的一个被包括在与包括下拉电路110、电压调节器120或栅极控制电路130的其他项中的一个或多个的一个或多个附加IC芯片分离的IC芯片中。

下拉电路110是被配置为接收控制信号VTRACK和VMID1-VMIDN以及信号NGATE，并且响应于控制信号VTRACK和VMID1-VMIDN以及信号NGATE来控制处于通电模式和断电模式二者的节点PAD的电子电路。电压调节器120是被配置为响应于节点PAD上的信号VPAD来输出N个栅极信号VPADX1-VPADXN的电子电路，并且栅极控制电路130是被配置为接收栅极信号VPADX1-VPADXN，并响应于栅极信号VPADX1-VPADXN、节点VDDIO1上的电源电压和节点PAD上的信号VPAD来输出控制信号VTRACK和VMID1-VMIDN的电子电路。

在一些实施例中，代替包括N个栅极信号VPADX1-VPADXN，电路100包括被描绘为(VPADX)的单个栅极信号，并且代替包括控制信号VMID1-VMIDN，电路100包括描绘为(VMID)的单个控制信号。

为了控制节点PAD，下拉电路110包括串联耦合在节点PAD和参考节点VSS之间的多个开关器件112和下拉驱动器114。开关器件112和下拉驱动器114中的每一个被配置为响应于控制信号VTRACK、VMID1-VMIDN或VMID、以及信号NGATE来在节点PAD和参考节点VSS之间提供高电阻路径或低电阻路径。

在各种实施例中，开关器件112和/或下拉驱动器114包括NMOS晶体管、PMOS晶体管、传输栅极、或能够响应于接收到的信号而在高电阻设置和低电阻设置之间切换的另一电气或机电设备中的至少一个。

最靠近节点PAD的第一开关器件112被配置为接收控制信号VTRACK，并且下拉驱动器114被配置为接收信号NGATE。第一开关器件112和下拉驱动器114之间的至少一个开关器件112被配置为接收控制信号VMID或控制信号VMID1-VMIDN。

在通电模式中，控制信号VTRACK和VMID或VMID1-VMIDN中的每一个具有至少一个基于节点VDDIO1上的电源电压的值，如下面关于栅极控制电路130所讨论的。处于通电模式的控制信号VTRACK和VMID或VMID1-VMIDN的值被配置为使得跨开关器件112的电压被限制为小于或基本上等于开关器件112的最大工作电压的幅度。

在断电模式中，控制信号VTRACK和VMID或VMID1-VMIDN中的每一个具有至少一个基于信号VPAD的值，如下面关于栅极控制电路130所讨论的。处于断电模式的控制信号VTRACK和VMID或VMID1-VMIDN的值被配置为使得跨开关器件112的电压被限制为小于或基本上等于开关器件112的最大工作电压的幅度。

由下拉驱动器114接收的信号NGATE由电路100外部的电路(未示出)生成。在通电模式中，外部电路在信号VPAD具有参考电压电平VSS时生成具有电源电压电平VDDIO的信号NGATE，并且在信号VPAD具有总线电压电平VBUS时生成具有参考电压电平VSS的信号NGATE。在断电模式中，外部电路生成具有参考电压电平VSS的信号NGATE。

下拉驱动器114被配置为响应于具有电源电压电平VDDIO的信号NGATE而接通，并且响应于具有参考电压电平VSS的信号NGATE而关断。

在通电模式中，下拉电路110由此被配置为使用节点VDDIO1上的电源电压来通过开关器件112将节点PAD与下拉驱动器114相耦合，并且还选择性响应于信号NGATE来地通过下拉驱动器114将节点PAD与参考节点VSSN相耦合。

在断电模式中，下拉电路110由此被配置为使用信号VPAD来通过开关器件112将节点PAD与下拉驱动器114相耦合，并且响应于具有参考电压电平VSS的信号NGATE来利用下拉驱动器将节点PAD与参考节点VSSN电解耦合。

通过上面讨论的配置，在其中总线电压电平VBUS小于、大于或基本等于电源电平VDDIO的应用中，下拉电路110能够在通电模式下传送信号VPAD并且在断电模式下防止泄漏电流在节点PAD和参考节点VSSN之间流动。

在各种实施例中，电压调节器120是被配置为在节点PAD处接收信号VPAD，并且基于信号VPAD输出多个(N>1)栅极信号VPADX1-VPADXN(例如，如下面参考图3B所讨论的)或者输出单个(N＝1)栅极信号VPADX(例如，如下面参考图3A所讨论的)的电子电路。

电压调节器120被配置为输出栅极信号VPADX1-VPADXN中的每个栅极信号或者具有作为信号VPAD的电压电平的分数的电压电平的VPADX。在一些实施例中，电压调节器120被配置为输出具有基本上等于VPAD*(N+1-n)/(N+1)的电压电平的N个栅极信号VPADX1-VPADXN中的第n个栅极信号VPADXn。在一些实施例中，电压调节器120被配置为输出具有基本上等于VPAD/2的电压电平的单个栅极信号VPADX。

在图1描绘的实施例中，电压调节器120包括分压器122，其被配置为对信号VPAD进行分压，从而生成对应于栅极信号VPADX1-VPADXN中的相应栅极信号或VPADX的电压电平VPADR1-VPADRN(或在单个栅极信号VPADX的情况下为VPADR)。在图1描绘的实施例中，电压调节器110包括缓冲电路124，其被配置为基于电压电平VPADR1-VPADRN或VPADR来输出栅极信号VPADX1-VPADXN中的一个或多个或VPADX。在一些实施例中，电压调节器120以其他方式被配置为输出具有作为信号VPAD的电压电平的分数的电压电平的栅极信号VPADX1-VPADXN或VPADX。

栅极控制电路130是被配置为接收栅极信号VPADX1-VPADXN或栅极信号VPADX，并且基于栅极信号VPADX1-VPADXN来输出多个控制信号VMID1-VMIDN或者基于栅极信号VPADX来输出单个控制信号VMID的电子电路。

栅极控制电路130包括控制电路132和134。每个控制电路132被配置为接收栅极信号VPADX1-VPADXN中的一个或VPADX、节点VSSN上的参考电压电平VSS、以及节点VDDIO1上的电源电压电平VDDIO或参考电压电平VSS，并输出控制信号VMID1-VMIDN中的相应的一个或VMID。

控制电路134被配置为接收节点PAD上的信号VPAD以及来自相应的控制电路132的控制信号VMID或控制信号VMID1，并输出控制信号VTRACK。

在通电模式中，每个控制电路132接收节点VDDIO1上的电源电压电平VDDIO，并输出电源电压电平VDDIO作为控制信号VMID1-VMIDN之一或VMID。

在断电模式中，每个控制电路132接收节点VDDIO1上的参考电压电平VSS。当信号VPAD具有参考电压电平VSS时，每个控制电路132接收也具有参考电压电平VSS的栅极信号VPADX1-VPADXN之一或VPADX，并输出具有参考电压电平VSS的控制信号VMID1-VMIDN中的相应一个或VMID。当信号VPAD具有总线电压电平VBUS时，每个控制电路132接收具有总线电压电平VBUS的分数的栅极信号VPADX1-VPADXN之一或VPADX，并输出具有总线电压电平VBUS的相应分数的控制信号VMID1-VMIDN之一或VMID。

控制电路134被配置为接收控制信号VMID1或VMID以及信号VPAD，并输出具有与两个接收到的电压电平中的较高者相对应的电压电平的VTRACK。

在通电模式中，控制电路134接收具有电源电压电平VDDIO的控制信号VMID1或VMID。当信号VPAD具有参考电压电平VSS时，由于电源电压电平VDDIO大于参考电压电平VSS，因此控制电路134输出具有电源电压电平VDDIO的信号VTRACK。当信号VPAD具有总线电压电平VBUS时，控制电路134输出具有电源电压电平VDDIO或具有较大电压电平的总线电压电平VBUS之一的VTRACK。如果电源电压电平VDDIO基本上等于总线电压电平VBUS，则控制电路134输出具有与电源电压电平VDDIO和总线电压电平VBUS二者相对应的电压电平的VTRACK。

在断电模式中，控制电路134接收具有参考电压电平VSS的控制信号VMID1或VMID。由于信号VPAD具有基本上等于控制信号VMID1或VMID的电压电平、或总线电压电平VBUS的参考电压电平VSS，因此控制电路134输出具有跟踪信号VPAD的电压电平的电压电平的VTRACK。

通过上面讨论的配置，栅极控制电路130能够输出具有在通电模式和断电模式二者中将跨开关器件112的电压限制于小于或基本上等于开关器件112的最大工作电压的幅度的值的控制信号VMID1-VMIDN或VMID。

通过上面讨论的配置，在其中总线电压电平VBUS小于、大于或基本等于电源电平VDDIO的应用中，电路100能够在通电通模式下传送信号VPAD并且在断电模式下防止泄漏电流在节点PAD和参考节点VSSN之间流动。

通过将跨开关器件112的电压限制于小于或基本上等于开关器件112的最大工作电压的幅度，电路100还能够使用具有小于总线电压电平VBUS的最大工作电压的开关器件来执行信号通信和泄漏防止操作。

通过使用具有小于总线电压电平的最大工作电压的开关器件，包括电路100的电路(例如，IC)能够在不包括具有等于或大于总线电压电平的最大工作电压的开关器件的情况下进行制造，从而避免了包括这种开关器件的复杂性和成本。

图2A是根据一些实施例的下拉电路200的图示。下拉电路200可以用作如上面参考图1所讨论的下拉电路110。

下拉电路200包括串联耦合在节点PAD和参考节点VSSN之间的NMOS晶体管N21、N22、N23和N24。晶体管N21、N22和N23中的每一个可以用作开关器件112，并且晶体管N24可以用作下拉驱动器114，其中的每一项在上面参考图1进行了讨论。

在图2A描绘的实施例中，下拉电路200根据N＝2来配置，以使得晶体管N21的栅极接收控制信号VTRACK、晶体管N22的栅极接收控制信号VMID或VMID1、晶体管N23的栅极接收控制信号VMIDN、并且晶体管N24的栅极接收信号NGATE，其中的每一项在上面参考图1进行了讨论。

在各种实施例中，下拉电路200根据N＝1来配置，如上面关于图1所讨论的，在这种情况下，下拉电路200不包括晶体管N23，或者根据N>2来配置，在这种情况下，下拉电路200在晶体管N22和N23之间包括一个或多个附加晶体管(未示出)。

图2B是根据一些实施例的下拉电路200的IC布局图的顶视图的描绘。晶体管N21、N22、N23和N24中的每一个包括有源区域AR、覆盖有源区域AR的栅极区域PO、以及覆盖有源区域AR的两个导电区域M1。

为清楚起见，简化了图2B中描绘的下拉电路200的IC布局图。在各种实施例中，下拉电路200的IC布局图包括除了图2B所示的特征之外的特征，例如，一个或多个晶体管元件、电源轨、隔离结构、栅极结构、虚设栅极结构、阱、通孔、导电元件等。

晶体管N21包括被配置为将信号VPAD与相应的有源区域AR相耦合的导电区域M1和被配置为接收控制信号VTRACK的栅极区域PO；晶体管N22包括被配置为接收控制信号VMID或VMID1栅极区域PO；晶体管N23包括被配置为接收控制信号VMIDN的栅极区域PO；以及晶体管N24包括被配置为接收信号NGATE的栅极区域PO和被配置为将参考电压电平VSS与相应的有源区域AR相耦合的导电区域M1。

导电区域M1被配置为将晶体管N21的有源区域AR电连接到晶体管N22的有源区域AR；导电区域M1被配置为将晶体管N22的有源区域AR电连接到晶体管N23的有源区域AR；并且导电区域M1被配置为将晶体管N23的有源区AR电连接到晶体管N23的有源区AR。

在一些实施例中，下拉电路200的IC布局图被包括在IC设计布局图622中，该IC设计布局图622作为在如下面关于图6所讨论的设计室(例如，设计室620)中执行的设计过程的一部分而生成。在一些实施例中，IC器件(例如，IC器件660)是根据如下面关于制造系统600和图6所讨论的IC制造流程来基于下拉电路200的IC布局图而制造的。

通过上面讨论的配置和布局，下拉电路200能够实现上面关于电路100的下拉电路110所讨论的益处。

图3A是根据一些实施例的电压调节器300的图示。电压调节器300可以用作上面参考图1所讨论的电压调节器120。

电压调节器300包括串联耦合在节点PAD和参考节点VSSN之间的电阻器R31、R32和R33，以及串联耦合在节点PAD和参考节点VSSN之间的NMOS晶体管N31和N32以及电阻器R34。电阻器R31、R32和R33可以用作分压器122，并且晶体管N31、N32和N33以及电阻器R34可以用作缓冲电路124，其中的每一项在上面参照图1进行了讨论。

通过图3A描绘的配置，电阻器R31、R32和R33在操作中将节点PAD上的信号VPAD进行分压，从而生成电压电平VPADR1-VPADRN或VPADR，如上面参考图1所讨论的。

晶体管N32和N33被配置为源极跟随器，其在操作中在相应的栅极处接收电压电平VPADR1和VPADR2，并且在相应的源极端子处输出电压电平作为相应的栅极信号VPADX1和VPADXN。晶体管N31被配置为具有被电连接到漏极端子的栅极的二极管。在操作中，晶体管N31和电阻器R34调节通过晶体管N32和N33的电流。

在图3描绘的实施例中，电压调节器300根据N＝2来配置，以使得电阻器R31、R32和R33将信号VPAD分成三分之一，从而生成基本上等于VPAD*2/3的电压电平VPADR1和栅极信号VPADX1，以及基本上等于VPAD*1/3的电压电平VPADR2和栅极信号VPADXN。

在一些实施例中，电压调节器300根据N＝1来配置，如上面关于图1所讨论的，在这种情况下，电压调节器300不包括电阻器R32或晶体管N33，并生成具有电压电平VPADR的单个栅极信号VPADX。在一些实施例中，电压调节器300根据N>2来配置，在这种情况下，电压调节器300在电阻器R31和R32之间包括一个或多个附加电阻器(未示出)，并且在晶体管N32和N33之间包括一个或多个附加晶体管(未示出)。

图3B是根据一些实施例的电压调节器300的一部分的IC布局图的顶视图的描绘。图3B描绘了晶体管N31、N32和N33中的每一个，包括有源区域AR、覆盖有源区域AR的栅极区域PO，以及覆盖有源区域AR的两个导电区域M1。图3B还描绘了包括电阻区域RH的电阻器R34。

为了清楚起见，简化了图3B所描绘的电压调节器300的该部分的IC布局图。在各种实施例中，电压调节器300的该部分的IC布局图包括除了图3B所示的特征之外的特征，例如，一个或多个晶体管元件、电源轨、隔离结构、栅极结构、虚设栅极结构、阱、通孔、导电元件等。

晶体管N31包括被配置为将信号VPAD与相应的有源区域AR相耦合的导电区域M1以及栅极区域PO；晶体管N32包括被配置为接收电压电平VPADR或VPADR1的栅极区域PO；晶体管N33包括配置为接收电压电平VPADRN的栅极区域PO；并且电阻器R34包括电阻区域RH。

导电区域M1被配置为将晶体管N32的有源区域AR电连接到晶体管N33的有源区域AR，并输出栅极信号VPADX或VPADX1；导电区域M1被配置为将晶体管N33的有源区域AR电连接到电阻区域RH，并输出栅极信号VPADXN；并且导电区域M1被配置为将参考电压电平VSS与电阻区域RH相耦合。

在一些实施例中，电压调节器300的该部分的IC布局图被包括在IC设计布局图622中，该IC设计布局图622作为在如下面关于图6所讨论的设计室(例如，设计室620)中执行的设计过程的一部分而生成。在一些实施例中，IC器件(例如，IC器件660)是根据如下面关于制造系统600和图6所讨论的IC制造流程来基于电压调节器300的该部分而制造的。

通过上面讨论的配置和布局，电压调节器300能够实现上面关于电路100的电压调节器120所讨论的益处。

图4A是根据一些实施例的控制电路400A的图示。控制电路400A可以用作如上面参考图1所讨论的控制电路132。

控制电路400A包括PMOS晶体管P4A1和被配置作为反相器的NMOS晶体管N4A1，以及PMOS晶体管P4A2和P4A3。晶体管P4A1和N4A1的栅极被彼此电连接并且被配置为接收节点VDDIO1上的电源电压，晶体管N4A1的源极端子被配置为接收参考电压电平VSS，并且晶体管P4A1的源极端子被配置为接收信号VPADX1-VPADXN之一或VPADX。

晶体管P4A1和N4A1的源极端子被彼此电连接并且被电连接到晶体管P4A2的栅极，并且晶体管P4A2的源极端子被配置为接收节点VDDIO1上的电源电压。

晶体管P4A3的栅极被配置为接收节点VDDIO1上的电源电压，并且晶体管P4A3的源极端子被配置为接收在晶体管P4A1的源极端子处接收的信号VPADX1-VPADXN中的相同一个或VPADX。

晶体管P4A2和P4A3的漏极端子被彼此电连接并且被配置为输出与在晶体管P4A1和P4A3的源极端子处接收的信号VPADX1-VPADXN之一或VPADX相对应的控制信号VMID1-VMIDX之一或VMID。

通过上面讨论的配置，控制电路400A在操作中基于具有如上面关于控制电路132和图1所讨论的值的信号VPADX1-VPADXN中相应的一个或VPADX、参考电压电平VSS和节点VDDIO1上的电源电压来输出VMID1-VMIDX中的给定一个或VMID。

图4B是根据一些实施例的控制电路400A的IC布局图的顶视图的描绘。图4B描绘了晶体管P4A1、N4A1、P4A2和P4A3中的每一个，包括有源区域AR、覆盖有源区域AR的栅极区域PO，以及覆盖有源区域AR的两个导电区域M1。

为了清楚起见，简化了图4B所描绘的控制电路400A的IC布局图。在各种实施例中，控制电路400A的IC布局图包括除了图4B所示的特征之外的特征，例如，一个或多个晶体管元件、电源轨、隔离结构、栅极结构、虚设栅极结构、阱、通孔、导电元件等。

晶体管P4A1包括被配置为将信号(例如，信号VPADX)与相应的有源区域AR相耦合的导电区域M1以及被配置为接收节点VDDIO1上的电源电压的栅极区域PO；晶体管N4A1包括被配置为接收节点VDDIO1上的电源电压的栅极区域PO以及被配置为接收参考电压VSS的导电区域M1；晶体管P4A2包括被配置为接收节点VDDIO1上的电源电压的导电区域M1；并且晶体管P4A3包括被配置为接收节点VDDIO1上的电源电压的栅极区域PO以及被配置为将信号与相应的有源区域AR相耦合的导电区域M1。

导电区域M1被配置为将晶体管P4A1的栅极区域PO电连接到晶体管N4A1的栅极区域PO；导电区域M1被配置为将晶体管P4A1和N4A1的有源区域AR电连接到晶体管P4A2的栅极区域PO；并且导电区域M1被配置为将晶体管P4A2和P4A3的有源区域AR彼此电连接并输出控制信号，例如，控制信号VMID。

在一些实施例中，控制电路400A的IC布局图被包括在IC设计布局图622中，该IC设计布局图622作为在如下面关于图6所讨论的设计室(例如，设计室620)中执行的设计过程的一部分而生成。在一些实施例中，IC器件(例如，IC器件660)是根据如下面关于制造系统600和图6所讨论的IC制造流程来基于控制电路400A而制造的。

通过上面讨论的配置和布局，控制电路400A能够实现上面关于电路100的控制电路132所讨论的益处。

图4C是根据一些实施例的控制电路400C的图示。控制电路400C可以用作如上面参考图1所讨论的控制电路134。

控制电路400C包括锁存PMOS晶体管P4C1和P4C2。晶体管P4C1的栅极被电连接到晶体管P4C2的源极并被配置为接收控制信号，例如，控制信号VMID。晶体管P4C2的栅极电被连接到晶体管P4C1的源极并被配置为接收节点PAD上的信号VPAD。

晶体管P4C1和P4C2的漏极端子被彼此电连接并且被配置为输出控制信号VTRACK。

通过上面讨论的配置，控制电路400C在操作中基于具有如上面参考控制电路134和图1所讨论的值的控制信号VMID1或VMID中的相应一个和控制信号VPAD来输出VTRACK。

图4D是根据一些实施例的控制电路400C的IC布局图的顶视图的描绘。图4D描绘了晶体管P4C1和P4C2中的每一个，包括有源区域AR、覆盖有源区域AR的栅极区域PO、以及覆盖有源区域AR的两个导电区域M1。

为了清楚起见，简化了图4C所描绘的控制电路400C的IC布局图。在各种实施例中，控制电路400C的IC布局图包括除了图4D所示的特征之外的特征，例如，一个或多个晶体管元件、电源轨、隔离结构、栅极结构、虚设栅极结构、阱、通孔、导电元件等。

晶体管P4C1包括被配置为将信号VPAD与对应的有源区域AR相耦合的导电区域M1以及被配置为接收控制信号VMID1或VMID的栅极区域PO；并且晶体管P4C2包括被配置为接收信号VPAD的栅极区域PO。

导电区域M1被配置为将晶体管P4C1的栅极区域PO电连接到晶体管P4C2的有源区域AR并且接收控制信号VMID1或VMID；并且导电区域M1被配置为将晶体管P4C1和P4C2的有源区域AR彼此电连接并输出控制信号VTRACK。

在一些实施例中，控制电路400C的IC布局图被包括在IC设计布局图622中，该IC设计布局图622作为在如下面关于图6所讨论的设计室(例如，设计室620)中执行的设计过程的一部分而生成。在一些实施例中，IC器件(例如，IC器件660)是根据如下面关于制造系统600和图6所讨论的IC制造流程来基于控制电路400C而制造的。

通过上面讨论的配置和布局，控制电路400C能够实现上面关于电路100的控制电路134所讨论的益处。

图5是根据一个或多个实施例的控制电路的节点的方法500的流程图。方法500可以与例如上面参考图1是讨论的电路100电路一起使用。

方法500的操作在图5中被描绘的顺序仅是为了说明目的；方法500的操作能够按照与图5所描述的顺序不同的顺序来执行。在一些实施例中，在图5描绘的操作之前、之间、期间、和/或之后执行除了图5描绘的操作之外的操作。在一些实施例中，方法500的操作是操作I/O电路的方法的操作的子集。

在操作510处，在电路的节点处接收信号。在一些实施例中，电路被包括在IC芯片中，并且接收信号包括通过总线从IC芯片外部的源(例如，另一IC芯片)接收信号。在一些实施例中，接收信号包括接收符合IIC标准的信号。

在一些实施例中，接收信号包括在电路100、200、300和400C的节点PAD处接收信号VPAD，如上面参考图1-3B、4C和4D所讨论的。

接收信号包括接收具有逻辑高电压电平或逻辑低电压电平的信号。在各种实施例中，逻辑高电压电平小于、基本上等于或大于用于为电路供电的电源电压的电源电压电平，并且接收信号包括接收具有小于、基本上等于或大于电源电压电平的电压电平的信号。

在操作520处，响应于电路的电源具有电源电压电平，电源电压被用于控制将节点耦合到下拉驱动器。电源具有电源电压电平对应于通电模式。

在一些实施例中，使用电源电压来控制将节点耦合到下拉驱动器包括利用多个控制信号来控制多个晶体管。在一些实施例中，利用多个控制信号来控制多个晶体管包括至少部分地基于电源电压来生成多个控制信号。

在一些实施例中，利用至少部分地基于电源电压的多个控制信号来控制多个晶体管包括利用由上面参考图1-2B和图4A-4C所讨论的控制电路130、400A或400C生成的控制信号VTRACK和VMID1-VMIDN或VMID来控制下拉电路110或200。

在一些实施例中，利用至少部分地基于电源电压的多个控制信号来控制多个晶体管包括控制跨多个晶体管中的每个晶体管的电压小于或基本上等于多个晶体管的最大操作电压。

在操作530处，响应于电路的电源具有参考电压电平，信号被用于控制将节点耦合到下拉驱动器。电源具有参考电压电平的对应于断电模式。

在一些实施例中，使用信号来控制将节点耦合到下拉驱动器包括利用多个控制信号来控制多个晶体管。在一些实施例中，利用多个控制信号来控制多个晶体管包括至少部分地基于信号来生成多个控制信号。

在一些实施例中，利用至少部分地基于信号的多个控制信号来控制多个晶体管包括利用由上面参考图1-2B和图4A-4C所讨论的控制电路130、400A或400C生成的控制信号VTRACK和VMID1-VMIDN或VMID来控制下拉电路110或200。

在一些实施例中，利用至少部分地基于信号的多个控制信号来控制多个晶体管包括控制跨多个晶体管中的每个晶体管的电压小于或基本上等于多个晶体管的最大工作电压。

通过执行方法500的操作，在通电模式下使用电源电压并且在断电模式下使用信号来控制节点，从而获得上面关于电路100和图1所讨论的益处。

图6是根据一些实施例的集成电路(IC)制造系统600以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统600来制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。

在图6中，IC制造系统600包括在设计、开发、以及与制造IC器件660有关的制造周期和/或服务中彼此交互的实体，例如，设计室620、掩模室630、以及IC制造者/制造商(“fab”)650。系统600中的实体通过通信网络来连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室620、掩模室630和IC制造商650中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室620、掩模室630和IC制造商650中的两个或更多个共存于公共设施中并使用公共资源。

设计室(或设计团队)620生成IC设计布局图622。IC设计布局图622包括为IC器件660设计的各种几何图案。几何图案对应于构成将制造的IC器件660的各种组件的金属、氧化物、或半导体层的图案。各种层组合形成各种IC特征。例如，IC设计布局图622的一部分包括各种IC特征，例如，有源区域、栅极电极、源极和漏极、层间互连的金属线或通孔、以及用于键合(将在半导体衬底(例如，硅晶片)以及布置在半导体衬底上的各种金属层上形成的)焊盘(pad)的开口。设计室620实现适当的设计过程以形成IC设计布局图622。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图622被呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图622可以以GDSII文件格式或DFII文件格式来表示。

掩模室630包括数据准备632和掩模制造644。掩模室630使用IC设计布局图622来制造将被用于根据IC设计布局图622制造IC器件660的各个层的一个或多个掩模645。掩模室630执行掩模数据准备632，其中IC设计布局图622被转换成表示性数据文件(“RDF”)。掩模数据准备632将RDF提供给掩模制造644。掩模制造644包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如，掩模(调制盘)645或半导体晶片653。设计布局图622由掩模数据准备632操纵以符合掩模写入器的特定特性和/或IC制造商650的要求。在图6中，掩模数据准备632和掩模制造644被示出为单独的元件。在一些实施例中，掩模数据准备632和掩模制造644可以统称为掩模数据准备。

在一些实施例中，掩模数据准备632包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他处理效应等引起的图像误差。OPC调整IC设计布局图622。在一些实施例中，掩模数据准备632还包括分辨率增强技术(RET)，例如，轴外照射、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用逆光刻技术(ILT)，其将OPC视为逆成像问题。

在一些实施例中，掩模数据准备632包括掩模规则检查器(MRC)，其利用一组掩码创建规则来检查已经在OPC中进行处理的IC设计布局图622，该组掩模创建规则包含某些几何和/或连接性限制以确保足够的余量，以解释半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局图622以补偿掩模制造644期间的限制，其可以撤消OPC所执行的部分修改以便满足掩模创建规则。

在一些实施例中，掩模数据准备632包括光刻工艺检查(LPC)，其模拟将由IC制造商650实现以制造IC器件760的工艺。LPC基于IC设计布局图622来模拟该工艺以创建模拟制造设备，例如，IC器件660。LPC模拟中的工艺参数可以包括与IC制造周期的各种处理相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑各种因素，例如，空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或其组合。在一些实施例中，在已经通过LPC创建模拟制造设备之后，如果模拟设备在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图622。

应理解，为了清楚起见，已经简化了掩模数据准备632的上述描述。在一些实施例中，数据准备632包括诸如逻辑操作(LOP)之类的附加特征以根据制造规则来修改IC设计布局图622。此外，在数据准备632期间应用于IC设计布局图622的处理可以以各种不同的顺序被执行。

在掩模数据准备632之后并且在掩模制造644期间，基于经修改的IC设计布局图622来制造掩模645或一组掩模645。在一些实施例中，掩模制造644包括基于IC设计布局图622来执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局图622，使用电子束(e束)或多个e束的机制来在掩模(光掩模或调制盘)645上形成图案。掩模645可以用各种技术来形成。在一些实施例中，使用二进制技术形成掩模645。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经被涂覆在晶片上的图像敏感材料层(例如，光刻胶)的辐射束(例如，紫外(UV)光束)被不透明区域阻挡并透过透明区域。在一个示例中，掩模645的二进制掩模版本包括透明衬底(例如，熔融石英)和涂覆在二进制掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模645。在掩模645的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相位差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造644生成的(一个或多个)掩模被用于各种工艺中。例如，这种(一个或多个)掩模被用于离子注入工艺以形成半导体晶片653中的各种掺杂区域，被用于刻蚀工艺以形成半导体晶片653中的各种刻蚀区域，和/或被用于其他合适的工艺中。

IC制造商650包括晶片制造652。IC制造商650是IC制造业务，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造商650是半导体铸造厂。例如，可能存在用于多个IC产品的前端制造的制造设施(前端(FEOL)制造商)，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(后端(BEOL)制造商)，并且第三制造设施可以为铸造业务提供其他服务。

IC制造商650使用由掩模室630制造的(一个或多个)掩模1445来制造IC器件660。因此，IC制造商650至少间接地使用IC设计布局图622来制造IC器件660。在一些实施例中，半导体晶片653由IC制造商650使用(一个或多个)掩模645来制造以形成IC器件660。在一些实施例中，IC制造包括至少间接地基于IC设计布局图622来执行一个或多个光刻曝光。半导体晶片653包括在其上形成有材料层的硅衬底或其他适当的衬底。半导体晶片653还包括各种掺杂区域、电介质特征、多级互连等(在随后的制造步骤中形成的)中的一个或多个。

关于集成电路(IC)制造系统(例如，图6的系统600)以及与其相关联的IC制造流程的细节可以在例如2016年2月9日授权的美国专利No.9,256,709、2015年10月1日公开的美国授权前公开No.20150278429、2014年2月6日公开的美国授权前公开No.20140040838、以及2007年8月21日授权的美国专利No.7,260,442中找到，其中的每一项的全部内容均通过引用结合于此。

在一些实施例中，电路包括：参考节点，被配置为承载参考电压电平；第一节点，被配置为承载具有第一电压电平的信号和参考电压电平；第二节点，被配置为承载在通电模式中具有电源电压电平并且在断电模式中具有参考电压电平的电源电压；以及多个晶体管，串联耦合在第一节点和参考节点之间。该多个晶体管中的每个晶体管被配置为接收多个控制信号中的相应控制信号，并且该多个控制信号中的每个控制信号在通电模式中具有基于电源电压的第一值并且在断电模式中具有基于信号的第二值。在一些实施例中，该多个控制信号中的控制信号在通电模式中具有基于信号的第三值。在一些实施例中，电路还包括被耦合在第一节点和参考节点之间的电压调节器，电压调节器被配置为基于信号来输出栅极信号，以及栅极控制电路，被配置为还基于栅极信号来输出多个控制信号。在一些实施例中，电压调节器被配置为输出具有基本上等于第一电压电平的一半的值的栅极信号。在一些实施例中，电压调节器被配置为输出栅极信号作为具有栅极信号数量的多个栅极信号中的一个栅极信号，并且该多个栅极信号具有基本上等于第一电压电平的倍数除以栅极信号数量加1的多个值。在一些实施例中，电压调节器包括源极跟随器。在一些实施例中，栅极控制电路被配置为输出具有电源电压电平作为第一值的多个控制信号中的每个控制信号。在一些实施例中，该多个晶体管包括第一晶体管和第二晶体管，第一晶体管被耦合在第一节点和第二晶体管之间，并且栅极控制电路被配置为输出信号或电源电压电平作为到多个晶体管的第一晶体管的多个控制信号中的第一控制信号。在一些实施例中，栅极控制电路被配置为当信号具有第一电压电平时输出具有第一电压电平的多个控制信号中的第一控制信号。在一些实施例中，栅极控制电路被配置为在断电模式中将栅极信号输出到多个晶体管中的第二晶体管。在一些实施例中，电路还包括下拉驱动器，被耦合在多个晶体管和参考节点之间。

在一些实施例中，IC器件包括：输入焊盘(pad)，被配置为接收输入信号；导体，被配置为承载电源电压；栅极控制电路，被配置为生成第一控制信号和第二控制信号，第一控制信号和第二控制信号中的每一个在通电模式中基于电源电压并且在断电模式中基于输入信号；第一晶体管，与输入焊盘相耦合，第一晶体管包括被配置为接收第一控制信号的栅极；以及第二晶体管，与第一晶体管串联耦合，第二晶体管包括被配置为接收第二控制信号的栅极。在一些实施例中，IC器件还包括电压调节器，电压调节器包括被配置为对输入信号进行分压的分压器，以及第三晶体管，被配置为接收经分压的输入信号并输出具有经分压的输入信号的值的栅极信号。在一些实施例中，栅极控制电路包括第四晶体管，被配置为在断电模式中输出栅极信号作为第二控制信号。在一些实施例中，栅极控制电路包括第三晶体管，被配置为在通电模式中输出电源电压作为第二控制信号。在一些实施例中，栅极控制电路包括交叉耦合晶体管对，被配置为输出输入信号或第二控制信号作为第一控制信号。

在一些实施例中，一种控制电路的节点的方法包括：在节点处接收信号，响应于电路的电源具有电源电压电平，使用电源电压来控制将节点耦合到下拉驱动器，并且响应于电路的电源具有参考电压电平，使用该信号来控制将节点耦合到下拉驱动器。在一些实施例中，接收信号包括接收具有大于电源电压电平的电压电平的信号。在一些实施例中，使用电源电压来控制将节点耦合到下拉驱动器以及使用该信号来控制将节点耦合到下拉驱动器中的每一个包括利用多个控制信号来控制多个晶体管。在一些实施例中，利用多个控制信号来控制多个晶体管包括控制跨多个晶体管中的每个晶体管的电压小于或基本上等于多个晶体管的最大工作电压。

上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公开作为基础来设计或修改其他处理和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可能在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。

示例1是一种故障安全电路，包括：参考节点，所述参考节点被配置为承载参考电压电平；第一节点，所述第一节点被配置为承载具有第一电压电平的信号和所述参考电压电平；第二节点，所述第二节点被配置为承载在通电模式中具有电源电压电平并且在断电模式中具有所述参考电压电平的电源电压；以及多个晶体管，所述多个晶体管被串联耦合在所述第一节点和所述参考节点之间，所述多个晶体管中的每个晶体管被配置为接收多个控制信号中的相应控制信号，其中，所述多个控制信号中的每个控制信号在所述通电模式中具有基于所述电源电压的第一值并且在所述断电模式中具有基于所述信号的第二值。

示例2包括根据示例1所述的电路，其中，所述多个控制信号中的控制信号在所述通电模式中具有基于所述信号的第三值。

示例3包括根据示例1所述的电路，还包括：电压调节器，所述电压调节器被耦合在所述第一节点和所述参考节点之间，所述电压调节器被配置为基于所述信号来输出栅极信号；以及栅极控制电路，所述栅极控制电路被配置为还基于所述栅极信号来输出所述多个控制信号。

示例4包括根据示例3所述的电路，其中，所述电压调节器被配置为输出具有基本上等于所述第一电压电平的一半的值的栅极信号。

示例5包括根据示例3所述的电路，其中，所述电压调节器被配置为输出所述栅极信号作为具有栅极信号数量的多个栅极信号中的一个栅极信号，并且所述多个栅极信号具有基本上等于所述第一电压电平的倍数除以所述栅极信号数量加1的多个值。

示例6包括根据示例3所述的电路，其中，所述电压调节器包括源极跟随器。

示例7包括根据示例3所述的电路，其中，所述栅极控制电路被配置为输出具有所述电源电压电平作为所述第一值的所述多个控制信号中的每个控制信号。

示例8包括根据示例3所述的电路，其中，所述多个晶体管包括第一晶体管和第二晶体管，所述第一晶体管被耦合在所述第一节点和所述第二晶体管之间，并且所述栅极控制电路被配置为输出所述信号或所述电源电压电平作为到所述多个晶体管的第一晶体管的多个控制信号中的第一控制信号。

示例9包括根据示例8所述的电路，其中，所述栅极控制电路被配置为当所述信号具有所述第一电压电平时输出具有所述第一电压电平的所述多个控制信号中的第一控制信号。

示例10包括根据示例8所述的电路，其中，所述栅极控制电路被配置为在所述断电模式中将所述栅极信号输出到所述多个晶体管中的第二晶体管。

示例11包括根据示例1所述的电路，还包括下拉驱动器，所述下拉驱动器被耦合在所述多个晶体管和所述参考节点之间。

示例12是一种集成电路(IC)器件，包括：输入焊盘，所述输入焊盘被配置为接收输入信号；导体，所述导体被配置为承载电源电压；栅极控制电路，所述栅极控制电路被配置为生成第一控制信号和第二控制信号，所述第一控制信号和所述第二控制信号中的每一个在通电模式中基于所述电源电压并且在断电模式中基于所述输入信号；第一晶体管，所述第一晶体管与所述输入焊盘相耦合，所述第一晶体管包括被配置为接收所述第一控制信号的栅极；以及第二晶体管，所述第二晶体管与所述第一晶体管串联耦合，所述第二晶体管包括被配置为接收所述第二控制信号的栅极。

示例13包括根据示例12所述的IC器件，还包括电压调节器，所述电压调节器包括：分压器，所述分压器被配置为对所述输入信号进行分压；以及第三晶体管，所述第三晶体管被配置为接收经分压的所述输入信号并输出具有经分压的所述输入信号的值的栅极信号。

示例14包括根据示例13所述的IC器件，其中，所述栅极控制电路包括第四晶体管，所述第四晶体管被配置为在所述断电模式中输出所述栅极信号作为所述第二控制信号。

示例15包括根据示例12所述的IC器件，其中，所述栅极控制电路包括第三晶体管，所述第三晶体管被配置为在所述通电模式中输出所述电源电压作为所述第二控制信号。

示例16包括根据示例12所述的IC器件，其中，所述栅极控制电路包括交叉耦合晶体管对，所述交叉耦合晶体管对被配置为输出所述输入信号或所述第二控制信号作为所述第一控制信号。

示例17是一种控制电路的节点的方法，所述方法包括：在所述节点处接收信号；响应于所述电路的电源具有电源电压电平，使用所述电源电压来控制将所述节点耦合到下拉驱动器；并且响应于所述电路的电源具有参考电压电平，使用所述信号来控制将所述节点耦合到所述下拉驱动器。

示例18包括根据示例17所述的方法，其中，所述接收所述信号包括接收具有大于所述电源电压电平的电压电平的信号。

示例19包括根据示例17所述的方法，其中，所述使用所述电源电压来控制将所述节点耦合到所述下拉驱动器以及所述使用所述信号来控制将所述节点耦合到所述下拉驱动器中的每一个包括利用多个控制信号来控制多个晶体管。

示例20包括根据示例19所述的方法，其中，所述利用所述多个控制信号来控制所述多个晶体管包括控制跨所述多个晶体管中的每个晶体管的电压小于或基本上等于所述多个晶体管的最大工作电压。