阅读说明：本技术 用于具有更高阵列效率的3d相变存储器的阵列和cmos架构 (Array and CMOS architecture for 3D phase change memory with higher array efficiency ) 是由 刘峻 于 2020-06-04 设计创作，主要内容包括：一种三维存储器架构,包括存储单元的顶部单元阵列、存储单元的底部单元阵列、耦合到该阵列的多个字线、以及耦合到字线并且可操作用于选择性地激活字线的多个字线解码器。多个字线解码器从底部单元阵列的第一边缘延伸并从底部单元阵列的第二边缘延伸,第二边缘与第一边缘相对,其中多个字线解码器包括字线解码器的第一部分和字线解码器的第二部分,其中字线解码器的第一部分相对于字线解码器的第二部分沿着平行于或基本平行于第一边缘和第二边缘的方向偏移。(A three-dimensional memory architecture includes a top cell array of memory cells, a bottom cell array of memory cells, a plurality of word lines coupled to the array, and a plurality of word line decoders coupled to the word lines and operable to selectively activate the word lines. The plurality of word line decoders extend from a first edge of the bottom cell array and from a second edge of the bottom cell array, the second edge being opposite the first edge, wherein the plurality of word line decoders includes a first portion of the word line decoders and a second portion of the word line decoders, wherein the first portion of the word line decoders is offset relative to the second portion of the word line decoders along a direction parallel or substantially parallel to the first edge and the second edge.)

用于具有更高阵列效率的3D相变存储器的阵列和CMOS架构

技术领域

本公开总体上涉及三维电子存储器，并且更具体地，涉及增加三维相变存储器中的存储单元的密度。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元按比例缩小至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样，平面存储单元的存储密度接近上限。三维(3D)存储架构可以解决平面存储单元中的密度限制。

发明内容

根据一方面，一种三维存储器包括：存储单元的顶部单元阵列；存储单元的底部单元阵列；多个字线，其耦合至顶部单元阵列并耦合至底部单元阵列；两组位线，其包括耦合至顶部单元阵列的一组顶部单元位线和耦合至底部单元阵列的一组底部单元位线；多个字线解码器，其通过多个字线触点耦合到字线，并且可操作用于选择性地激活字线；以及两组位线解码器，其包括一组顶部单元位线解码器和一组底部单元位线解码器，该组顶部单元位线解码器通过多个顶部单元位线触点耦合到顶部单元位线，并且可操作用于选择性地激活顶部单元位线，并且该组底部单元位线解码器通过多个底部单元位线触点耦合到底部单元位线，并且可操作用于选择性地激活底部单元位线，其中多个字线解码器从底部单元阵列的第一边缘和底部单元阵列的第二边缘延伸，第二边缘与第一边缘相对，其中多个字线解码器包括字线解码器的第一部分和字线解码器的第二部分，并且其中字线解码器的第一部分相对于字线解码器的第二部分沿平行于或基本平行于第一边缘和第二边缘的方向偏移。

在一些装置中，每组位线解码器从底部单元阵列的第三边缘和底部单元阵列的第四边缘延伸，第三边缘与第四边缘相对，其中每组位线解码器包括位线解码器的第一部分和位线解码器的第二部分，并且其中，对于每组位线解码器，位线解码器的第一部分相对于位线解码器的第二部分沿平行于或基本平行于第三边缘和第四边缘的方向偏移。

在一些装置中，三维存储器在由字线解码器限定的二维区域上方或下方的区域中包括附加存储单元。

根据另一方面，一种三维存储器包括：存储单元的顶部单元阵列；存储单元的底部单元阵列；多个字线，其耦合至顶部单元阵列并耦合至底部单元阵列；两组位线，其包括耦合至顶部单元阵列的一组顶部单元位线和耦合至底部单元阵列的一组底部单元位线；多个字线解码器，其通过多个字线触点耦合到字线，并且可操作用于选择性地激活字线；以及两组位线解码器，其包括一组顶部单元位线解码器和一组底部单元位线解码器，该组顶部单元位线解码器通过多个顶部单元位线触点耦合到顶部单元位线，并且可操作用于选择性地激活顶部单元位线，并且该组底部单元位线解码器通过多个底部单元位线触点耦合到底部单元位线，并且可操作用于选择性地激活底部单元位线，其中多个字线解码器包括字线解码器的第一部分、字线解码器的第二部分、字线解码器的第三部分和字线解码器的第四部分，其中第一、第二、第三和第四部分沿着平行于或基本平行于第三边缘和第四边缘的方向顺序地定位，并且其中字线解码器的顺序相邻的部分沿着平行于或基本平行于第一边缘和第二边缘的方向相对于彼此偏移。

在一些装置中，每组位线解码器从平行于底部单元阵列的第三边缘的顶部单元阵列的边缘延伸并且从底部单元阵列的第四边缘延伸，第三边缘与第四边缘相对，其中每组位线解码器包括位线解码器的第一部分和位线解码器的第二部分，并且其中对于每组位线解码器，位线解码器的第一部分相对于位线解码器的第二部分沿着平行于或基本平行于第三边缘和第四边缘的方向偏移。

在一些装置中，顶部单元位线解码器和底部单元位线解码器被配置为与第二三维存储器共享。

在一些装置中，三维存储器在由字线解码器限定的二维区域上方或下方的区域中包括附加存储单元。

根据另一方面，一种形成三维存储器的方法包括：提供存储单元的顶部单元阵列、存储单元的底部单元阵列、耦合到顶部单元阵列并耦合到底部单元阵列的多个字线、以及一组字线解码器，该组字线解码器通过多个字线触点耦合到字线，并且可操作用于选择性地激活字线；以及将多个字线解码器形成为从底部单元阵列的第一边缘和底部单元阵列的第二边缘延伸，第二边缘与第一边缘相对，其中，字线解码器至少包括字线解码器的第一部分和字线解码器的第二部分，并且其中字线解码器的第一部分沿着平行于或基本平行于第一边缘和第二边缘的方向相对于字线解码器的第二部分偏移。

在一些装置中，该方法包括提供两组位线解码器，所述两组位线解码器从平行于底部单元阵列的第三边缘的顶部单元阵列的第一边缘延伸并从底部单元阵列的第四边缘延伸，第三边缘与第四边缘相对，其中每组位线解码器包括位线解码器的第一部分和位线解码器的第二部分，并且其中对于每组位线解码器，位线解码器的第一部分相对于位线解码器的第二部分沿平行于或基本平行于第三边缘和第四边缘的方向偏移。

在一些装置中，该方法包括在由字线解码器限定的二维区域上方或下方的区域中提供附加存储单元。

在一些装置中，形成多个字线解码器还包括形成字线解码器的第三部分和字线解码器的第四部分，其中第一、第二、第三和第四部分沿着平行于或基本平行于第三边缘和第四边缘的方向顺序地定位，并且其中，字线解码器的顺序相邻的部分沿着平行于或基本平行于第一边缘和第二边缘的方向相对于彼此偏移。

在一些装置中，该方法包括提供两组位线解码器，所述两组位线解码器从平行于底部单元阵列的第三边缘的顶部单元阵列的边缘延伸，并且从底部单元阵列的第四边缘延伸，第三边缘与第四边缘相对，其中每组位线解码器包括位线解码器的第一部分和位线解码器的第二部分，并且其中对于每组位线解码器，位线解码器的第一部分相对于位线解码器的第二部分沿着平行于或基本平行于第三边缘和第四边缘的方向偏移。

在一些装置中，两组位线解码器被配置为与第二三维存储器共享。

在一些装置中，该方法包括在由字线解码器限定的二维区域上方或下方的区域中提供附加存储单元。

附图说明

当参考示例性实施例和附图的以下描述考虑时，将进一步理解本公开的前述方面、特征和优点，其中相似的附图标记表示相似的元件。在描述附图中图示的本公开的示例性实施例时，为了清楚起见，可以使用特定术语。然而，本公开的各方面并不是要限于所使用的特定术语。

图1是三维相变存储器的一部分的等距视图。

图2是现有的三维相变存储器的一部分的平面图。

图3A和图3B是现有的三维相变存储器的一部分的平面图。

图4A和图4B是现有的三维相变存储器的一部分的平面图。

图5A和图5B是根据实施例的三维相变存储器的一部分的平面图。

图6A和图6B是根据图5A和图5B的实施例的三维相变存储器的一部分的平面图。

图7A和图7B是现有的三维相变存储器的一部分的平面图。

图8是根据另一实施例的三维相变存储器的一部分的平面图。

图9A和图9B是现有的三维相变存储器的一部分的平面图。

图10是根据又一实施例的三维相变存储器的一部分的平面图。

具体实施方式

本技术被应用于三维存储器领域。三维(3D)存储器的一般示例如图1所示。特别地，图1是三维相变存储器一部分的等距视图。存储器包括第一层存储单元5和第二层存储单元10。在第一层存储单元5和第二层存储单元之间是在X方向上延伸的多个字线15。在第一层存储单元5上方是沿Y方向延伸的多个第一位线20，并且在第二层存储单元下方是沿Y方向延伸的多个第二位线25。此外，从图中可以看出，位线-存储单元-字线-存储单元的顺序结构可以沿着Z方向重复以实现堆叠结构。无论如何，可以通过选择性地激活对应于单个存储单元的字线和位线来访问该单元。

为了选择性地激活字线和位线，存储器包括字线解码器和位线解码器。字线解码器通过字线触点耦合到字线，并且用于对字线地址进行解码，使得特定字线在被寻址时被激活。类似地，位线解码器通过位线触点耦合到位线，并用于对位线地址进行解码，使得特定位线在被寻址时被激活。结合图2进一步讨论字线解码器和触点的定位以及位线解码器和触点的定位。

图2是现有构造的三维相变存储器的一部分的平面图。该图描绘了沿Z(深度)方向观察的部分。该部分包括多个字线(例如，在X(水平)方向上延伸的字线30)、多个顶部单元位线(例如，沿着Y(垂直)方向延伸并对应于存储单元的顶部单元阵列(未示出)的位线35)、以及多个底部单元位线(例如，沿着垂直方向延伸并对应于存储单元的底部单元阵列(未示出)的位线40)。字线、顶部单元位线和底部单元位线通常根据20nm/20nm线/间隔(L/S)图案形成并且形成在硅衬底上。此外，存储器可以采用互补金属氧化物半导体(CMOS)技术。

图2的存储器部分还包括字线接触区45、顶部单元位线接触区50和底部单元位线接触区55。字线接触区45沿垂直方向伸长，而顶部单元位线接触区50和底部单元接触区55沿水平方向伸长。字线接触区域45包括多个字线触点，例如触点45a，其被示为由字线接触区45包围的点。顶部单元位线接触区域50包括多个顶部单元位线触点，例如触点50a，其被示为由顶部单元位线接触区50包围的点。底部单元位线接触区55包括多个底部单元位线触点，例如，触点55a，其被示为由底部单元位线接触区55包围的点。

字线接触区45包括多个字线解码器(未示出)。字线解码器通常与字线接触区共形并且通常沿着垂直方向延伸。字线解码器在字线触点处耦合到字线。顶部单元位线接触区50包括多个顶部单元位线解码器(未示出)。顶部单元位线解码器通常与顶部单元位线接触区50共形并且通常沿着水平方向延伸。顶部单元位线解码器在顶部单元位线触点处耦合至顶部单元位线。底部单元位线接触区55包括多个底部单元位线解码器(未示出)。底部单元位线解码器通常与底部单元位线接触区55共形并且通常沿着水平方向延伸。底部单元位线解码器在底部单元位线触点处耦合至底部单元位线。

在创建本技术时，已经认识到，如图2所例示的现有构造在其使用存储区(或“存储器有效区域”)方面效率低下，并且新的构造可能提供改进的存储单元密度和位线密度。现有构造的缺点主要与字线解码器的布置有关。从图2可以看出，字线接触区45以及相应的字线触点和字线解码器被布置在存储器的水平中间。参考图3A和图3B进一步讨论这种构造及其缺点。

图3A是现有的三维相变存储器的一部分的平面图。该图描绘了沿深度方向观察的部分。该图示出了包括底部单元阵列60的多个底部单元阵列架构(或“底部单元阵列”)、以及包括顶部单元阵列65的多个顶部单元阵列架构(或“顶部单元阵列”)。图3B是与图3A相同的平面图，除了表示底部单元阵列60和顶部单元阵列65的标记已被去除。为了表示清楚的目的。将仅关于属于底部单元阵列60和顶部单元阵列65的部分来讨论图3A和图3B，并且应理解，这样的讨论可以容易地应用于图的其他部分。另外，应当注意，附图仅示出了与字线解码器、顶部单元位线解码器、底部单元位线解码器和阵列边缘相对应的区域，并且未示出存储器的其他部分。另外，应注意，在本公开中，用于多个解码器的区域由该区域中的解码器可互换地指代。

参考图3A和图3B，可以看到存储器部分包括一组字线解码器70，其布置在从底部单元阵列的第一边缘75(或“顶部边缘”)延伸到底部单元阵列的第二边缘80(或“底部边缘”)的区域的连续垂直条带中。存储器部分还包括被分成垂直对齐的两个部分85a和85b的一组顶部单元位线解码器85和被分成垂直对齐的两个部分90a和90b的一组底部单元位线解码器90。因此，如图3A和图3B所示，现有的构造将存储器的垂直条带专用于字线触点和字线解码器。由于现有的构造的垂直条带不包括用于数据存储的任何位线或存储单元，因此垂直条带限制了现有的存储器的密度和效率。

在创建本技术时，认识到现有的构造的缺点，并且鉴于这样的缺点而提供了本技术。

在图4A-图5B中提供了现有的存储器构造与本技术的实施例的比较。图4A和图4B是现有的三维相变存储器的一部分的平面图。图5A和图5B是根据实施例的三维相变存储器的一部分的平面图。

图4A示出了现有的存储器的底部单元阵列架构。该架构类似于结合图3A和图3B的底部单元阵列60所示的架构。另外，图4A示出了耦合到底部单元位线解码器90的底部单元位线100。如图所示，底部单元阵列架构60包括专用于字线解码器70的存储区的垂直条带，并且因此，没有任何底部单元位线100通过字线解码器70或与字线解码器70重叠。图4B示出了底部单元阵列60如何被顶部单元阵列65重叠，如图3A和图3B所示。

图5A示出了根据实施例的底部单元阵列架构105。该架构包括存储单元的底部单元阵列(未示出)。底部单元阵列由虚线表示，并具有彼此垂直相对的第一边缘105a和第二边缘105b、以及彼此水平相对的第三边缘105c和第四边缘105d。底部单元阵列架构105包括通过多个字线触点(未示出)耦合到多个字线(未示出)的多个字线解码器110，字线解码器110可操作用于选择性地激活字线。字线解码器110从底部单元阵列的第一边缘105a延伸并且从底部单元阵列的第二边缘105b延伸，并且包括字线解码器的第一部分110a和字线解码器的第二部分110b。字线解码器的第一部分110a相对于字线解码器的第二部分110b沿平行于或基本平行于第一边缘105a和第二边缘105b的方向偏移。底部单元阵列架构105还包括一组底部单元位线解码器115，其通过多个底部单元位线触点(未示出)耦合到多个底部单元位线113。底部单元位线解码器115可操作用于选择性地激活底部单元位线113。

底部单元位线解码器115从底部单元阵列的第三边缘105c和底部单元阵列的第四边缘105d延伸，并且包括底部单元位线解码器的第一部分115a和底部单元位线解码器的第二部分115b。底部单元位线解码器的第一部分115a相对于底部单元位线解码器的第二部分115b沿着平行于或基本平行于第三边缘105c和第四边缘105d的方向偏移。

在图5A的实施例中，以及在其他实施例中，将字线解码器布置成两个部分，并且使这两个部分相对于彼此偏移，从而允许位线解码器的部分偏移。由此，允许将位线和存储单元引入到字线解码器的区域中，从而与现有构造相比减少了给定数量的位所需的总体硅面积。也就是说，本技术不需要专用于字线解码器的区域，并且因此允许相对于现有架构具有更高存储密度和更高效率的架构。

在图5A的实施例中，附加存储单元包括在为字线解码器的第一部分110a提供的区域中和为字线解码器的第二部分110b提供的区域中。在实施例中，通过将附加存储单元布置在由字线解码器部分110a和110b所限定的二维区域上方或下方(相对于深度方向)的区域中，从而将附加单元包括在为字线解码器提供的区域中。通过将附加存储单元包括在为字线解码器提供的区域中，相对于现有的存储器提高了存储器的密度和效率。

进一步在图5A的实施例中，将底部单元位线113中的位线引入到为字线解码器的第一部分110a提供的区域中以及为字线解码器的第二部分110b提供的区域中。在该实施例中，通过将底部单元位线布置在由字线解码器部分110a和110b所限定的二维区域上方或下方(相对于深度方向)的区域中，从而将底部单元位线引入到为字线解码器提供的区域中。通过将位线引入为字线解码器提供的区域中，相对于现有的存储器提高了存储器的密度和效率。

另外，根据图5A的实施例，可以实现以下构造：没有存储单元被包括在字线解码器部分110a和110b中，并且底部单元位线被引入到部分110a和110b两者中；存储单元被包括在部分110a和110b之一中，并且底部单元位线被引入到部分110a和110b两者中；存储单元被包括在部分110a和110b两者中，并且底部单元位线被引入到部分110a和110b之一中；存储单元被包括在部分110a和110b两者中，并且没有底部单元位线被引入到部分110a和110b中；以及没有存储单元被包括在字线解码器部分110a和110b中，并且没有底部单元位线被引入到部分110a和110b中。

图5B示出了图5A的底部单元阵列结构105可以如何与顶部单元阵列结构120重叠。图5B的实施例包括图5A的实施例的所有特征。另外，图5B的实施例包括一组顶部单元位线解码器125，一组顶部单元位线(未示出)通过多个顶部单元位线触点(未示出)耦合到顶部单元位线解码器125。顶部单元位线解码器125可操作用于选择性地激活顶部单元位线。该组顶部单元位线解码器组125从底部单元阵列105的第三边缘105c延伸到顶部单元阵列120的与底部单元阵列的第四边缘105d平行的边缘123。该组顶部单元位线解码器包括顶部单元位线解码器的第一部分125a和顶部单元位线解码器的第二部分125b。顶部单元位线解码器的第一部分125a相对于顶部单元位线解码器的第二部分125b沿着平行于或基本平行于底部单元阵列105的第三边缘105c和第四边缘105d的方向偏移。

图6A和图6B是根据图5A和图5B的实施例的三维相变存储器的一部分的平面图。图6A和图6B所示的部分由多个图5B所示的部分形成。以这种方式，第一底部单元阵列130与顶部单元阵列145重叠。顶部单元阵列145也与第二底部单元阵列135重叠，第二底部单元阵列135也与第二顶部单元阵列150重叠。第二顶部单元阵列150与第三底部单元阵列140重叠。图6B示出了与图6A相同的部分，为清楚起见去除了顶部单元阵列标记。图6A和图6B的部分包括图5B的部分的所有特征，并且示出了其中使用图5B的多个部分来构造存储器的部分的实施例。

图7A和图7B是现有的三维相变存储器的一部分的平面图。该部分与图4A和图4B所示的部分相同。提供图7A和图7B是为了与图8并列。

图8是根据另一实施例的三维相变存储器的一部分的平面图。该图示出了与顶部单元阵列160重叠的底部单元阵列155。底部单元阵列155具有彼此垂直相对的第一边缘155a和第二边缘155b、以及彼此水平相对的第三边缘155c和第四边缘155d。底部单元阵列架构155包括通过多个字线触点(未示出)耦合到多个字线(未示出)的字线解码器160，字线解码器160可操作用于选择性地激活字线。字线解码器160从底部单元阵列155的第一边缘155a延伸并且从底部单元阵列155的第二边缘155b延伸，并且包括字线解码器的第一部分160a、字线解码器的第二部分160b、字线解码器的第三部分160c和字线解码器的第四部分160d。第一部分160a、第二部分160b、第三部分160c和第四部分160d沿着平行于或基本平行于第三边缘155c和第四边缘155d的方向顺序定位。而且，字线解码器160的顺序相邻的部分沿着平行于或基本平行于第一边缘155a和第二边缘155b的方向相对于彼此偏移。例如，第一部分160a和第二部分160b沿着平行于或基本平行于第一边缘155a和第二边缘155b的方向相对于彼此偏移。

底部单元阵列架构155还包括一组底部单元位线(未示出)和一组底部单元位线解码器165，底部单元位线通过多个底部单元位线触点(未示出)耦合至底部单元位线解码器165，并且底部单元位线解码器165可操作用于选择性地激活底部单元位线。底部单元位线解码器165包括底部单元位线解码器的第一部分165a和底部单元位线解码器的第二部分165b。底部单元位线解码器的第一部分165a相对于底部单元位线解码器的第二部分165b沿着平行于或基本平行于底部单元阵列155的第三边缘155c和第四边缘155d的方向偏移。

图8的架构允许将存储单元包括在为字线解码器提供的区域中。此外，图8的架构允许将位线引入到为字线解码器提供的区域中。也就是说，图8的架构不需要专用于字线解码器的区域，并且因此允许相对于现有架构具有更高存储密度和更高效率的架构。

图8的实施例中，可以选择性地将存储单元包括在为字线解码器的第一部分160a、第二部分160b、第三部分160c和第四部分160d提供的区域中的一个或多个中，或不将存储单元包括在这些区域中。此外，当存储单元被包括在一部分中时，单元可以被布置在由该部分限定的二维区域上方或下方(相对于深度方向)的区域中。

同样在图8的实施例中，可以将底部单元位线选择性地引入到为字线解码器的第一部分160a、第二部分160b、第三部分160c和第四部分160d提供的区域中的一个或多个中，或不将底部单元位线引入到这些区域中。此外，当将底部单元位线引入到一部分中时，所述线可以被引入到由该部分限定的二维区域上方或下方(相对于深度方向)的区域中。

另外，图8的实施例包括一组顶部单元位线解码器170，一组顶部单元位线(未示出)通过多个顶部单元位线触点(未示出)耦合到顶部单元位线解码器170，并且该组顶部单元位线解码器170可操作用于选择性地激活顶部单元位线。该组顶部单元位线解码器170从顶部单元阵列173的与底部单元阵列的第三边缘155c平行的边缘延伸到底部单元阵列155的第四边缘155d，并包括顶部单元位线解码器的第一部分170a和顶部单元位线解码器的第二部分170b。顶部单元位线解码器的第一部分170a相对于顶部单元位线解码器的第二部分170b沿着平行于或基本平行于底部单元阵列155的第三边缘155c和第四边缘155d的方向偏移。

图9A和图9B是现有的三维相变存储器的一部分的平面图。该部分与图4A和图4B所示的部分相同。提供图9A和图9B以与图10并列。

图10是根据又一个实施例的三维相变存储器的一部分的平面图。图10实施例的元件与图8实施例的元件相同，只是图10实施例包括一组底部单元位线解码器175并且包括一组顶部单元位线解码器180，该组底部单元位线解码器175具有第一部分175a和第二部分175b代替底部单元位线解码器165和部分165a和165b，该组顶部单元位线解码器180具有第一部分180a和第二部分180b代替顶部单元位线解码器170和部分170a和170b。底部单元位线解码器175被配置为与相邻的存储器部分共享。即，在图10中，底部单元阵列架构155被分成两个相等的存储器部分，其各个位线的长度是图8实施例的一半。例如，部分175a中的底部单元位线解码器可以在彼此相邻放置的两个存储器部分之间共享。类似地，顶部单元位线解码器180被配置用于与相邻的存储器部分共享。例如，部分180b中的顶部单元位线解码器可以在彼此相邻放置的两个存储器部分之间共享。通过在相邻的存储器部分之间共享底部单元位线解码器175和顶部单元位线解码器180，对于图8的实施例，底部单元位线和顶部单元位线的长度可以减小到相应位线长度的一半。在这方面，应当注意，图10的存储器阵列是图8的存储器阵列的尺寸的一半，以减小位线长度，以便减小电阻-电容(RC)延迟，但是解码器需要被共享以减少解码器电路占用的存储区。

大多数前述替代示例不是互相排斥的，而是可以以各种组合来实施以实现独特的优点。由于可以在不背离权利要求所限定的主题的情况下利用以上讨论的特征的这些和其他变形以及组合，因此，对实施例的前述描述应当通过说明的方式而不是通过限制权利要求所限定的主题的方式来理解。作为示例，不必以上述精确顺序执行前述操作。而是，可以以不同的顺序(例如颠倒或同时进行)来处理各个步骤。除非另有说明，否则也可以省略步骤。另外，本文描述的示例的提供以及用短语表达为“诸如”、“包括”等的用语不应被解释为将权利要求的主题限制于特定示例；相反，这些示例仅旨在说明许多可能的实施例之一。此外，不同附图中的相同附图标记可以标识相同或相似的元件。

尽管本文已经参考特定实施例描述了本公开，但是应当理解，这些实施例仅是本公开的原理和应用的说明。因此，应当理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可以对示例性实施方式进行多种修改，并且可以设计其他装置。