阅读说明：本技术 电源电路 (Power supply circuit ) 是由 吉冈透 笛木洋一 于 2020-03-19 设计创作，主要内容包括：本发明提供一种能够抑制泄漏电流增大的电源电路。在主低压差部(1)于通常动作时输出第一内部电压(Vin1)且副低压差部(2)在睡眠动作时输出睡眠电压(Vsp)的电源电路(PS)中,对晶体管(TR1)的漏极施加睡眠电压(Vsp),对栅极及背栅极施加比睡眠电压高的外部电压(Vex)。(The invention provides a power supply circuit capable of suppressing increase of leakage current. In a power supply circuit (PS) in which a main low-voltage difference part (1) outputs a first internal voltage (Vin1) during a normal operation and a sub low-voltage difference part (2) outputs a sleep voltage (Vsp) during a sleep operation, the sleep voltage (Vsp) is applied to the drain of a transistor (TR1), and an external voltage (Vex) higher than the sleep voltage is applied to the gate and the back gate.)

电源电路

技术领域

本发明涉及一种电源电路。

背景技术

专利文献1所揭示的电源电路通过开关(switch)来抑制因泄漏(leak)造成的消耗电流。

[现有技术文献]

[专利文献]

专利文献1：日本专利特开2001-147746号公报

发明内容

[发明所要解决的问题]

与所述消耗电流的抑制相关联地，例如在用于无线系统的电源电路中，按时间序列来交替地切换通常动作、及仅进行必要最小限度动作的睡眠(sleep)动作。在电源电路内，基本上，对于向电源电路的输出端子输出电压的操作，在通常动作时是由主低压差(LowDropOut，LDO)部来进行，另一方面，在睡眠动作时，则由副LDO部来进行。对于前者，详细而言，如图3所示，主LDO部10由直流/直流(Direct Current/Direct Current，DC/DC)转换器(converter)部(未图示)所生成的第一内部电压Vin1(例如1.7V)来生成第二内部电压Vin2(例如1.4V)，并将第二内部电压Vin2输出至输出端子TM。

为了使在通常动作时应输出的所述第二内部电压Vin2的电平稳定，主LDO10具有反馈(feedback)系统。反馈系统包含放大器A10、晶体管(transistor)TR10(例如P沟道金属氧化物半导体场效应晶体管(P-channel Metal-Oxide-Semiconductor Field-EffectTransistor，PMOSFET))、开关SW10以及电阻器R10、电阻器R20。放大器A10对从偏压部(未图示)输出的基准电压Vref(例如1.2V)、与通过利用电阻器R1和电阻器R2来对第二内部电压Vin2进行分压而规定的分压电压Vdiv(例如1.2V左右)进行差动放大，将通过差动放大而获得的电压Vg(栅极电压Vg)输出至晶体管TR10的栅极。在主LDO10部，参照基准电压Vref来使栅极电压Vg起伏，由此来使晶体管TR10的源极/漏极电流增减。由此，使晶体管TR10的漏极电压即第二内部电压Vin2稳定为所述的1.4V。

另一方面，当响应控制信号CT而从通常动作切换为睡眠动作时，与所述通常动作时相对照地，DC/DC转换器部停止动作。然而，在睡眠状态之前的通常动作时由DC/DC转换器部输出且被施加至晶体管TR10的源极及背栅极的第一内部电压Vin1因连接于DC/DC转换器部的输出端及接地间的元件(例如平滑电容器)的影响等，而逐渐下降。其结果，第一内部电压Vin1低于对输出端子TM施加的、来自副LDO部(未图示)的输出电压(睡眠电压)。即，在晶体管TR10中，施加至源极及背栅极的第一内部电压Vin1变得低于施加至漏极的睡眠电压。由此，对于晶体管TR10的体二极管(body diode)(未图示)而言，将施加顺向电压，其结果，存在晶体管TR10中的泄漏电流增大的问题。

本发明的目的在于提供一种能够抑制泄漏电流增大的电源电路。

[解决问题的技术手段]

为了解决所述问题，本发明的电源电路是继通常动作之后切换为睡眠动作的电源电路，所述电源电路包括：

副LDO部，在所述睡眠动作时，生成用于所述睡眠动作的电压即睡眠电压，并将所述睡眠电压输出至输出端子；

PMOS晶体管，在所述通常动作时，源极连接于第一内部电压，且将第二内部电压输出至所述输出端子，所述第二内部电压是通过流经所述源极及漏极间的电流的大小控制而规定的所述漏极的电压；以及

主LDO部，在所述睡眠动作时，对所述PMOS晶体管的所述栅极及背栅极，施加比所述睡眠电压高的其他电压。

[发明的效果]

根据本发明的电源电路，所述主LDO部中，在所述睡眠动作时，所述PMOS晶体管经由所述输出端子而将来自所述副LDO部的所述睡眠电压施加至所述漏极，但对所述PMOS晶体管的所述栅极及所述背栅极施加比所述睡眠电压高的电压。由此，对于所述PMOS晶体管的体二极管将施加逆偏压，因此能够避免所述PMOS晶体管中的泄漏电流增大。

附图说明

图1表示实施方式的电源电路的结构。

图2表示实施方式的主LDO部的结构。

图3表示以往的主LDO部的结构。

符号的说明

PS：电源电路

1：主LDO部

TR1～TR4：晶体管

A1：放大器

SW1、SW2：开关

R1、R2：电阻器

具体实施方式

〈实施方式〉

以下，说明本发明的实施方式的电源电路。

〈实施方式的结构〉

图1表示实施方式的电源电路的结构。以下，参照图1来说明实施方式的电源电路。

如图1所示，实施方式的电源电路PS输入外部电压Vex(例如3.3V)，另一方面，输出第一内部电压Vin1(例如1.7V)、第二内部电压Vin2(例如1.4V)及睡眠电压Vsp(例如1.4V)。为了输出所述三种电压，电源电路PS包含主LDO部1、副LDO部2、DC/DC转换器部3、偏压部4及控制部5。而且，电源电路PS中，为了降低消耗电力，按时间序列来交替地切换通常动作及睡眠动作。电源电路PS在通常动作时，为了使电源电路PS及外部的电路(电源电路PS以外的电路)进行通常动作，而输出第一内部电压Vin1及第二内部电压Vin2。另一方面，电源电路PS在睡眠动作时，为了降低消耗电力，而仅输出睡眠电压Vsp。

主LDO部1具有LDO(Low DropOut)的功能，即，具有作为由输入电压来生成比所述输入电压低(例如1V以下)的输出电压的线性调节器(linear regulator)的功能。

主LDO部1在通常动作时，为了发挥所述LDO的功能，由从DC/DC转换器部3输出的第一内部电压Vin1来生成第二内部电压Vin2。主LDO部1将所述生成的第二内部电压Vin2输出至输出端子TM。主LDO部1基于从偏压部4输出的基准电压Vref来进行第二内部电压Vin2的生成。

另一方面，主LDO部1在睡眠动作时，与所述通常动作时相对照地，不生成第二内部电压Vin2，因而，也不对输出端子TM输出任何电压。

主LDO部1应以通常动作及睡眠动作中的哪一种来动作，是根据从控制部5输出的控制信号CT来决定。

副LDO部2与主LDO部1同样，具有LDO的功能，即，具有作为由输入电压来生成比所述输入电压低(例如1V以下)的输出电压的线性调节器的功能。副LDO部2进行与主LDO部1对照性的动作。

副LDO部2在睡眠动作时，为了发挥所述LDO的功能，由所述外部电压Vex来生成所述睡眠电压Vsp。副LDO部2将所述生成的睡眠电压Vsp输出至输出端子TM。

另一方面，副LDO部2在通常动作时，实质上不进行任何动作，即为热备份(warmstandby)，换言之，也不对输出端子TM输出任何电压。

副LDO部2应以通常动作及睡眠动作中的哪一种来动作，与主LDO部1同样，是根据从控制部5输出的控制信号CT来决定。

DC/DC转换器部3具有将一直流电压转换(降压)为另一直流电压的功能。详细而言，DC/DC转换器部3由所述外部电压Vex来生成所述第一内部电压Vin1。DC/DC转换器部3将所述生成的第一内部电压Vin1输出至外部电路(相当于负载LD)，而且，所述第一内部电压Vin1经由输出至所述外部电路，也输入至主LDO部1。

偏压部4将所述基准电压Vref输出至主LDO部1，以供主LDO部1由第一内部电压Vin1来生成第二内部电压Vin2时的参照。

控制部5将表示应以通常动作及睡眠动作中的哪一种来动作的控制信号CT输出至主LDO部1、副LDO部2、DC/DC转换器部3及偏压部4。此处，“控制信号”例如并非简单地指1或0、高电压或低电压等具体信号(例如数字信号)，而是指表示应以通常动作及睡眠电压中的哪一种来动作的抽象信号(概念性的信号)。当控制部5输出表示应以通常动作来动作的意旨的控制信号CT时，主LDO部1、DC/DC转换器部3及偏压部4进行动作(副LDO部2实质上不进行动作)。与此相对地，当控制部5输出表示应以睡眠动作来动作的意旨的控制信号CT时，仅副LDO部2进行动作。

在具有所述结构的电源电路PS所输出的第一内部电压Vin1，连接有一个以上的外部电路(负载LD)。而且，为了使第一内部电压Vin1稳定，在电源电路PS中的、第一内部电压Vin1的输入端及接地间，设有平滑电容器C1。进而，也可能存在因用于在外部电路(负载LD)间引绕第一内部电压Vin1的配线而发生的电容(未图示)。

从电源电路PS的输出端子TM，如上所述，在通常动作时，输出从主LDO部1输出的第二内部电压Vin2，另一方面，在睡眠动作时，输出从副LDO部2输出的睡眠电压Vsp。从输出端子TM输出的第二内部电压Vin2或睡眠电压Vsp被施加至外部电路(不论是与所述外部电路相同还是不同)。在所述输出端子TM，与平滑电容器C1的功能同样地，为了使第二内部电压Vin2及睡眠电压Vsp稳定，在输出端子及接地间设有平滑电容器C2。

图2表示实施方式的主LDO的结构。以下，参照图2来说明实施方式的主LDO。

如图2所示，主LDO部1具有放大器A1、作为P沟道金属氧化物半导体场效应晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSFET)的晶体管TR1、晶体管TR2、晶体管TR3、晶体管TR4、开关SW1、开关SW2以及电阻器R1、电阻器R2。

放大器A1以第一内部电压Vin1进行动作，进行差动放大。而且，放大器A1包括两个输入端子及一个输出端子。对于放大器A1的其中一个输入端子，输入从偏压部4输出的基准电压Vref。对于放大器A1的另一个输入端子，为了确保反馈功能，而输入(反馈)后述的分压电压Vdiv。放大器A1通过对基准电压Vref与分压电压Ddiv的电压差进行放大，从而生成放大电压Vamp，并从输出端子输出所述放大电压Vamp。

开关SW1被设在放大器A1的后段。开关SW1中，一端连接于放大器A1的输出端子，另一端连接于晶体管TR1的栅极及晶体管TR2的漏极。

晶体管TR1被设在开关SW1的后段。晶体管TR1中，源极连接于第一内部电压Vin1，漏极连接于输出端子TM及开关SW2的一端，背栅极连接于晶体管TR3的漏极及晶体管TR4的漏极。

开关SW2中，另一端连接于电阻器R1的一端。

电阻器R1、电阻器R2为了对输出至输出端子TM的第二内部电压Vin2进行分压而串联连接。电阻器R1的另一端连接于电阻器R2的一端，电阻器R2的另一端连接于接地电位。第二内部电压Vin2由串联连接的电阻器R1、电阻器R2进行分压，由此，在两电阻器R1、R2的连接点，规定所述分压电压Vdiv。

晶体管TR2中，在栅极输入有控制信号CT，源极连接于外部电压Vex。

晶体管TR3中，在栅极输入有控制信号CT，源极连接于第一内部电压Vin1。

晶体管TR4中，在栅极输入有控制信号CT，源极连接于外部电压Vex。

〈实施方式的动作〉

对实施方式的主LDO的动作进行说明。

表1表示实施方式的主LDO的各部的状态。以下，参照图2及表1来说明实施方式的主LDO的动作。

	SW1	SW2	TR3	TR2	TR4
						通常动作	接通	接通	接通	断开	断开
睡眠动作	断开	断开	断开	接通	接通

表1

〈通常动作时〉

主LDO部1从控制部5输入表示应以通常动作来动作的意旨的控制信号CT(图1、图2中图示)。响应所述控制信号CT，在主LDO部1中，晶体管TR2、晶体管TR4变为断开状态(阻断状态)，另一方面，晶体管TR3以及开关SW1、开关SW2变为接通状态(导通状态)。

通过晶体管TR2变为所述阻断状态，从而晶体管TR1的栅极从外部电压Vex予以分离，即，不对晶体管TR1的栅极施加外部电压Vex。另一方面，通过开关SW1变为所述导通状态，从而晶体管TR1的栅极连接于放大器A1的输出端子，即，对晶体管TR1的栅极施加从放大器A1输出的放大电压Vamp。

通过晶体管TR4变为所述阻断状态，从而晶体管TR1的背栅极从外部电压Vex予以分离，即，不对晶体管TR1的背栅极施加外部电压Vex。另一方面，通过晶体管TR3变为所述导通状态，从而晶体管TR1的背栅极连接于第一内部电压Vin1，即，对晶体管TR1的背栅极施加第一内部电压Vin1。

通过开关SW2变为所述导通状态，从而晶体管TR1的漏极的电压由电阻器R1、电阻器R2予以分压，由此，在电阻器R1、电阻器R2的连接点，规定分压电压Vdiv。放大器A1除了在其中一个输入端子输入有基准电压Vref以外，还在另一个输入端子输入有分压电压Vdiv。放大器A1对基准电压Vref与分压电压Vdiv的电压差进行放大，由此，输出放大电压Vamp。

晶体管TR1中，如上所述，当对栅极施加从放大器A1输出的放大电压Vamp时，有与放大电压Vamp的大小对应的大小的源极/漏极电流流动，换言之，根据放大电压Vamp的起伏(大小)，源极/漏极电流有所增减。通过源极/漏极电流的增减，晶体管TR1的漏极处的电压，即，第二内部电压Vin2的变动受到抑制。这样，变动受到抑制即稳定的第二内部电压Vin2被输出至输出端子TM。

〈睡眠动作时〉

主LDO部1从控制部5输入表示应以睡眠状态来动作的意旨的控制信号CT(图1、图2中图示)。响应所述控制信号CT，在主LDO部1中，与睡眠动作时相反，晶体管TR2、晶体管TR4变为接通状态(导通状态)，另一方面，晶体管TR3以及开关SW1、开关SW2变为断开状态(阻断状态)。

通过晶体管TR2变为所述导通状态，从而晶体管TR1的栅极连接于外部电压Vex，即，对晶体管TR1的栅极施加外部电压Vex。另一方面，通过开关SW1变为所述阻断状态，从而晶体管TR1的栅极从放大器A1的输出端子予以分离，即，不对晶体管TR1的栅极施加从放大器A1输出的放大电压Vamp。

通过晶体管TR4变为导通状态，从而晶体管TR1的背栅极连接于外部电压Vex，即，对晶体管TR1的背栅极施加外部电压Vex。另一方面，通过晶体管TR3变为阻断状态，从而晶体管TR1的背栅极从第一内部电压Vin1予以分离，即，不对晶体管TR1的背栅极施加第一内部电压Vin1。

通过开关SW2变为所述阻断状态，从而晶体管TR1的漏极的电压不会由电阻器R1、电阻器R2进行分压。其结果，作为接地电位(连接于电阻器R2的另一端的接地的电位)的分压电压Vdiv被输入至放大器A1的另一个输入端子。此处，如上所述，由于开关SW1为阻断状态，因此对另一个输入端子输入的分压电压Vdiv为何种大小不会对晶体管TR1的动作造成任何影响。

此处，若言及输出端子TM与副LDO部2的关系，则如上所述，在睡眠动作时，副LDO部2将睡眠电压Vsp输出至输出端子TM。因而，对于输出端子TM，施加有所述睡眠电压Vsp，换言之，对于晶体管TR1的漏极，施加有睡眠电压Vsp。

对睡眠动作时施加至晶体管TR1的所述电压概括如下。(1)对于源极，施加有第一内部电压Vin1，(2)对于栅极及背栅极，施加有外部电压Vex，(3)对于漏极，施加有睡眠电压Vsp。

对于栅极，施加有比施加至源极的第一内部电压Vin1高的外部电压Vex，因此，换言之，在栅极及源极间，施加有将晶体管TR1设为断开状态(阻断状态)的逆偏压。由此，晶体管TR1变为阻断状态，即，漏极在与源极的关系上变为开放(open)(开放端)。

而且，对于背栅极，施加有比施加至漏极的睡眠电压Vsp大、且比施加至源极的第一内部电压Vin1大的外部电压Vex，因此晶体管TR1的体二极管(未图示)变为断开状态(阻断状态)。

〈实施方式的效果〉

如上所述，实施方式的主LDO中，在睡眠动作时，对于在源极施加有第一内部电压Vin1且在漏极施加有睡眠电压Vsp的晶体管TR1的栅极及背栅极，施加比第一内部电压Vin1及睡眠电压Vsp大的外部电压Vex。由此，晶体管TR1变为阻断状态，并且晶体管TR1的体二极管变为阻断状态。通过后者的体二极管变为阻断状态，从而与图3中的图示不同，能够避免因第一内部电压Vin1逐渐下降而体二极管变为导通状态，由此导致泄漏电流流经晶体管TR1的事态。

〈变形例〉

对于所述实施方式的主LDO部1中的晶体管TR1～晶体管TR4，也可取代PMOSFET的使用，而使用N沟道金属氧化物半导体场效应晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET)。在使用NMOSFET的情况下，晶体管TR2～晶体管TR4以及开关SW1、开关SW2中的通常动作及睡眠动作时的导通状态及断开状态与表1中所示的、使用PMOSFET的情况同样。

另一方面，在使用NMOSFET的情况下，对于晶体管TR1，在睡眠动作时施加的电压与所述实施方式不同。具体而言，需要以与所述实施方式中的使用PMOSFET的高侧(highside)驱动不同，而是使用NMOSFET的低侧(low side)驱动为前提，对于晶体管TR1的漏极，施加比对源极施加的睡眠电压Vsp小的电压(第一电压)，且对于栅极及背栅极，施加比对源极施加的睡眠电压Vsp小且比对漏极施加的所述第一电压小的电压(第二电压)。由此，与使用PMOSFET时同样，能将晶体管TR1及体二极管这两者设为阻断状态。