阅读说明：本技术 周期信号的参数确定方法及电子设备 (Periodic signal parameter determination method and electronic equipment ) 是由 于龙 李春雨 刘鹏 于 2020-06-16 设计创作，主要内容包括：本发明实施例适用于信号测量技术领域,提供了一种周期信号的参数确定方法及电子设备,其中,周期信号的参数确定方法包括：接收外部周期信号；确定设定精度对应的所述锁相环的配置参数；在所述设定精度位于第一设定范围的情况下,将外部周期信号分别输入延时模块和所述触发器,得到触发器的输出信号；延时模块中的每一级延时器分别向下一级延时器和所述触发器发送延迟信号；所述触发器根据外部周期信号或延迟信号生成输出信号；基于所述输出信号、所述延时器对应的延迟时间和第一时钟信号确定所述外部周期信号的参数；第一时钟信号由锁相环基于设定精度对应的配置参数和时钟模块提供的基准时钟信号生成。(The embodiment of the invention is suitable for the technical field of signal measurement and provides a parameter determination method of a periodic signal and electronic equipment, wherein the parameter determination method of the periodic signal comprises the following steps: receiving an external periodic signal; determining configuration parameters of the phase-locked loop corresponding to the set precision; respectively inputting external periodic signals into a delay module and the trigger to obtain output signals of the trigger under the condition that the set precision is within a first set range; each stage of delayer in the delay module respectively sends delay signals to the next stage of delayer and the trigger; the trigger generates an output signal according to an external periodic signal or a delay signal; determining parameters of the external periodic signal based on the output signal, the delay time corresponding to the delayer and a first clock signal; the first clock signal is generated by the phase-locked loop based on the configuration parameters corresponding to the set precision and the reference clock signal provided by the clock module.)

周期信号的参数确定方法及电子设备

技术领域

本发明属于信号测量领域，尤其涉及一种周期信号的参数确定方法及电子设备。

背景技术

在电子设备工作过程中，需要测量周期信号的参数，周期信号的参数的测量精度会影响电子设备的输出结果。例如，在脉冲激光器的光功率输出控制中，脉冲信号的脉冲宽度和脉冲周期的测量精度会直接影响峰值功率和平均功率的计算。目前，相关技术需要通过增加***电路来提升周期信号的参数的测量精度，***电路设计复杂，耗费成本较高。

发明内容

有鉴于此，本发明实施例提供一种周期信号的参数确定方法及电子设备，以至少解决相关技术通过增加***电路来提升周期信号的参数的测量精度，耗费成本较高的问题。

本发明实施例的技术方案是这样实现的：

第一方面，本发明实施例提供了一种周期信号的参数确定方法，应用于电子设备，所述电子设备包括现场可编程逻辑门阵列FPGA模块和时钟模块，所述FPGA模块包括锁相环、延时模块和触发器；所述延时模块由前后级联的至少两个延时器组成，其特征在于，所述参数确定方法包括：

接收外部周期信号；

确定设定精度对应的所述锁相环的配置参数；所述设定精度表征所述外部周期信号的参数的测量精度；

在所述设定精度位于第一设定范围的情况下，将所述外部周期信号分别输入所述延时模块和所述触发器，得到所述触发器的输出信号；其中，所述延时模块中的每一级延时器分别向下一级延时器和所述触发器发送延迟信号；所述触发器根据所述外部周期信号或所述延迟信号生成输出信号；所述输出信号表征所述外部周期信号的电平状态；

基于所述输出信号、所述延时器对应的延迟时间和第一时钟信号确定所述外部周期信号的参数；所述第一时钟信号由所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号生成。

上述方案中，所述FPGA模块还包括第一串并转换接口，在所述设定精度位于第二设定范围的情况下，所述参数确定方法还包括：

控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号分别生成所述第一时钟信号和第二时钟信号；所述第一时钟信号与所述第二时钟信号相位对齐；所述第一时钟信号和所述第二时钟信号的频率不同；

基于所述第二时钟信号对所述外部周期信号进行采样，得到第一串行数据；

基于所述第一串并转换接口和所述第一时钟信号将所述第一串行数据转换为第一并行数据；

基于所述第一并行数据和所述第二时钟信号确定所述外部周期信号的参数。

上述方案中，所述FPGA模块还包括第二串并转换接口，在所述设定精度位于第三设定范围的情况下，所述参数确定方法还包括：

控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号分别生成所述第一时钟信号和第三时钟信号；所述第一时钟信号与所述第三时钟信号相位对齐；所述第一时钟信号和所述第三时钟信号的频率不同；

基于所述第三时钟信号对所述外部周期信号进行采样，得到第二串行数据；

基于所述第二串并转换接口和所述第一时钟信号将所述第二串行数据转换为第二并行数据；

基于所述第二并行数据和所述第三时钟信号确定所述外部周期信号的参数。

上述方案中，所述外部周期信号的参数至少包括以下任意一项：

外部周期信号的周期；

外部周期信号的脉宽。

上述方案中，所述基于设定精度确定所述锁相环的配置参数时，所述参数确定方法还包括：

控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号生成所述第一时钟信号；

基于所述第一时钟信号的频率确定所述延时模块中的延时器的数量。

上述方案中，所述参数确定方法还包括：

确定所述FPGA模块的当前温度；

基于所述当前温度确定所述延迟模块对应的延迟时间。

第二方面，本发明实施例提供了一种电子设备，电子设备包括：

时钟模块，用于提供基准时钟信号；

FPGA模块，所述FPGA模块包括锁相环、延时模块和触发器；所述延时模块由前后级联的至少两个延时器组成；所述FPGA模块用于：获取外部周期信号；确定设定精度对应的所述锁相环的配置参数；所述设定精度表征所述外部周期信号的参数的测量精度；在所述设定精度位于第一设定范围的情况下，将所述外部周期信号分别输入所述延时模块和所述触发器，得到所述触发器的输出信号；其中，所述延时模块中的每一级延时器分别向下一级延时器和所述触发器发送延迟信号；所述触发器根据所述外部周期信号或所述延迟信号生成输出信号；所述输出信号表征所述外部周期信号的电平状态；基于所述输出信号、所述延时器对应的延迟时间和第一时钟信号确定所述外部周期信号的参数；所述第一时钟信号由所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号生成。

上述方案中，所述FPGA模块还包括第一串并转换接口，在所述设定精度位于第二设定范围的情况下，所述FPGA模块还用于：

控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号分别生成所述第一时钟信号和第二时钟信号；所述第一时钟信号与所述第二时钟信号相位对齐；所述第一时钟信号和所述第二时钟信号频率不同；

基于所述第二时钟信号对所述外部周期信号进行采样，得到第一串行数据；

基于所述第一串并转换接口和所述第一时钟信号将所述第一串行数据转换为第一并行数据；

基于所述第一并行数据和所述第二时钟信号确定所述外部周期信号的参数。

上述方案中，所述FPGA模块还包括第二串并转换接口，在所述设定精度位于第三设定范围的情况下，所述FPGA模块还用于：

控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号分别生成所述第一时钟信号和第三时钟信号；所述第一时钟信号与所述第三时钟信号相位对齐；所述第一时钟信号和所述第三时钟信号频率不同；

基于所述第三时钟信号对所述外部周期信号进行采样，得到第二串行数据；

基于所述第二串并转换接口和所述第一时钟信号将所述第二串行数据转换为第二并行数据；

基于所述第二并行数据和所述第三时钟信号确定所述外部周期信号的参数。

本发明实施例中，电子设备接收外部周期信号，确定设定精度对应的所述锁相环的配置参数。电子设备包括时钟模块和FPGA模块，FPGA模块中的锁相环基于设定精度对应的配置参数和时钟模块提供的基准时钟信号生成第一时钟信号。在设定精度位于第一设定范围的情况下，将外部周期信号分别输入FPGA模块中的延时模块和触发器，得到触发器的输出信号；其中，延时模块中的每一级延时器分别向下一级延时器和触发器发送延迟信号；触发器根据外部周期信号或延迟信号生成输出信号。最后，电子设备基于基于输出信号、延时器对应的延迟时间和第一时钟信号确定所述外部周期信号的参数。本发明实施例可以在不增加***电路的前提下，直接利用FPGA模块的内部资源提升外部周期信号的参数的测量精度。

附图说明

图1是本发明实施例提供的一种脉冲激光器的结构示意图；

图2是本发明实施例提供的一种周期信号的参数确定方法的实现流程示意图；

图3是本发明实施例提供的另一种周期信号的参数确定方法的实现流程示意图；

图4是本发明实施例提供的一种电子设备的结构示意图；

图5是本发明实施例提供的另一种电子设备的结构示意图；

图6是本发明应用实施例提供的一种外部周期信号、第一时钟信号和延迟信号的关系示意图；

图7是本发明实施例提供的另一种周期信号的参数确定方法的实现流程示意图；

图8是本发明实施例提供的另一种周期信号的参数确定方法的实现流程示意图；

图9是本发明应用实施例提供的一种串行信号转换并行信号的示意图；

图10是本发明实施例提供的另一种周期信号的参数确定方法的实现流程示意图；

图11是本发明实施例提供的一种电子设备的结构示意图；

图12是本发明实施例提供的另一种电子设备的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

另外，在本发明实施例中，“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。

参考图1，图1是本发明实施例提供的一种脉冲激光器的结构示意图，该脉冲激光器包括：参数测量装置、反馈控制装置、光电转换装置、驱动电路、耦合器和激光器。

如图1所示，激光器输出的光脉冲信号会被耦合器分为两路，一路光脉冲信号作为纯输出，另一路光脉冲信号输入光电转换装置。光电转换装置将光脉冲信号进行光电转换，得到电脉冲信号，光电转换装置将电脉冲信号输入参数测量装置，参数测量装置对电脉冲信号进行参数测量，得到电脉冲信号的周期和脉宽等参数。参数测量装置将测得的参数输入反馈控制装置，反馈控制装置根据光电转换装置测得的电脉冲信号的脉冲能力以及电脉冲信号的参数实时计算峰值功率和平均功率，根据峰值功率和平均功率实时调整驱动电路的输出电流，以此控制激光器输出的光脉冲的波形和大小。其中，峰值功率＝脉冲能量/脉冲宽度，平均功率＝脉冲能量/脉冲周期。可见，脉冲信号的脉冲宽度和脉冲周期的测量精度会直接影响峰值功率和平均功率的计算，脉冲信号的脉冲宽度和脉冲周期的测量精度越高，峰值功率和平均功率的计算越准确，光脉冲的输出控制越精准。

目前，相关技术通过增加***电路来提升周期信号的参数的测量精度，***电路设计复杂，耗费成本较高。而且在一些电子设备中，需要同时测量多路周期信号的参数，同时对不同周期信号的测量精度也有不同要求，而***电路通常只能提供一种测量精度，而且测量精度无法改变。

针对上述相关技术中的技术缺陷，本发明实施例提供了一种周期信号的参数确定方法，能够在不增加***电路的前提下，提升周期信号的参数的测量精度。为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。

图2是本发明实施例提供的一种周期信号的参数确定方法的实现流程示意图，该方法执行主体为电子设备，例如，所述电子设备可以为图1中的脉冲激光器。所述电子设备包括现场可编程逻辑门阵列(FPGA，Field Programmable Gate Array)模块和时钟模块，所述FPGA模块包括锁相环、延时模块和触发器；所述延时模块由前后级联的至少两个延时器组成，参考图2，周期信号的参数确定方法包括：

S201，接收外部周期信号。

在实际应用在中，电子设备可以通过缓冲器接收外部周期信号，FPGA模块从缓冲器中读取外部周期信号。

这里，如果电子设备是脉冲激光器，外部周期信号可以是输入脉冲激光器的脉冲信号。

S202，确定设定精度对应的所述锁相环的配置参数；所述设定精度表征所述外部周期信号的参数的测量精度。

设定精度表征外部周期信号的参数的测量精度，设定精度可以由用户人为操作电子设备进行选定，或者电子设备根据自身的硬件来确定设定精度，例如，假设电子设备有3个外部周期信号的输入接口，每个输入接口对应一个设定精度，哪个输入接口接收到了外部周期信号，则确定设定精度为该输入接口对应的设定精度。

在实际应用中，设定精度用时间表示，例如，设定精度为100皮秒，或者设定精度为1纳秒等。

确定设定精度对应的锁相环的配置参数，在实际应用中，可以预先将设定精度和配置参数的对应关系写入数据表中，在得到设定精度后，查询数据表得到设定精度对应的配置参数。锁相环的配置参数包括锁相环的倍频、分频系数等，锁相环与时钟模块相连，锁相环可以基于配置参数对时钟模块提供的基准时钟信号进行分频或倍频处理，从而得到不同频率的时钟信号。

参考图3，在一实施例中，所述基于设定精度确定所述锁相环的配置参数时，所述参数确定方法还包括：

S301，控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号生成所述第一时钟信号。

在本发明实施例中，第一时钟信号可以为频率为数百MHz的时钟信号。

S302，基于所述第一时钟信号的频率确定所述延时模块中的延时器的数量。

延时器的数量由第一时钟信号的频率决定，第一时钟信号的周期为第一时钟信号的频率的倒数，延时模块中所有延时器的延迟时间之和需要大于第一时钟信号的时钟周期。例如，如果延时器的延迟时间为1ms，第一时钟信号的周期为10ms，则延时器的数量需要大于10个。例如，延时器的数量可以为12个。

S203，在所述设定精度位于第一设定范围的情况下，将所述外部周期信号分别输入所述延时模块和所述触发器，得到所述触发器的输出信号；其中，所述延时模块中的每一级延时器分别向下一级延时器和所述触发器发送延迟信号；所述触发器根据所述外部周期信号或所述延迟信号生成输出信号；所述输出信号表征所述外部周期信号的电平状态。

在设定精度位于第一设定范围的情况下，将外部周期信号分别输入延时模块和触发器。参考图4，图4是本发明实施例提供的一种电子设备的结构示意图。该电子设备包括时钟模块和FPGA模块，FPGA模块包括锁相环、延时模块和触发器，延时模块由前后级联的至少两个延时器组成。将外部周期信号首先分别输入延时模块中的延时器1和触发器，触发器基于外部周期信号得到输出信号。延时模块中的每一级延时器分别向下一级延时器和所述触发器发送延迟信号。其中，延时器1基于外部周期信号生成延迟信号，并将延迟信号分别发送给触发器和延时器2，触发器基于延迟信号得到输出信号。延时器2基于延迟信号分别向延时器3和触发器发送延迟信号，以此类推，直至最后一级延时器N。最终，触发器得到N+1个输出信号，其中，N对应N个延时器对应的输出信号，1对应外部周期信号对应的输出信号。

上述实施例只有一个触发器，由一个触发器输出所有的输出信号。参考图5，图5是本发明应用实施例提供的另一种电子设备的结构示意图。本发明应用实施例包括N+1个触发器，其中外部周期信号输入到触发器0中，延时器1输出的延迟信号输入到触发器1中，以此类推，延时器N的延迟信号输入到触发器N中。本发明实施例中，一个触发器只得到一个延时器对应的输出信号，这样可以减小单个触发器的负载，而且每个延时器对应的输出信号都一目了然，不会与其他延时器对应的输出信号产生混淆。

其中，延迟信号本质上就是外部周期信号，每个延时器输出的延迟信号都是相同的，只是输出时间不同，相邻两个延时器输出延迟信号的时间间隔为延时器对应的延迟时间。在实际应用中，延时器可以为查找表(LUT，Look-Up-Table)，查找表本质上就是一个随机存取存储器(RAM，Random Access Memory)，由于信号在RAM中需要走逻辑电路，因此延时器需要经过延迟时间才能输出延迟信号。只要外部环境不发生变化，每个延时器的延迟时间都是相同的。

在实际应用中，触发器可以为D触发器，D触发器具有两个稳定状态，即“0”和“1”，当外部周期信号处于高电平状态时，D触发器输出“1”；当外部周期信号处于低电平状态时，D触发器输出“0”。因此，可以根据触发器的输出信号判断外部周期信号的电平状态。

S204，基于所述输出信号、所述延时器对应的延迟时间和第一时钟信号确定所述外部周期信号的参数；所述第一时钟信号由所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号生成。

所述外部周期信号的参数至少包括以下任意一项：

外部周期信号的周期；

外部周期信号的脉宽。

这里，由于第一时钟信号是锁相环基于配置参数和基准时钟信号生成的，所以第一时钟信号的周期和脉宽是已知的。可以将第一时钟信号作为参考信号，在第一时钟信号的整数倍周期时读取触发器的输出信号，根据触发器的输出信号可以精确得知外部周期信号的电平状态发生变化是在哪两个触发器之间，从而推断出外部周期信号的上升沿相对于第一时钟信号的上升沿的提前时间。再根据上述原理，根据触发器的输出信号得知外部周期信号的电平状态再次发生变化时，推断出外部周期信号的下降沿相对于第一时钟信号的上升沿的提前时间，最后基于第一时钟信号的周期和两次推断出的提前时间，得到外部周期信号的脉宽。同理可以得到外部周期信号的低电平时间宽度，从而得到外部周期信号的周期。

例如，参考图6，图6是本发明应用实施例提供的一种外部周期信号、第一时钟信号和延迟信号的关系示意图，本发明实施例借助图5中的电子设备实施，图6中的延迟信号1、延迟信号2和延迟信号3分别由图5中的延时器1、延时器2和延时器3输出。

如图6所示，在T0时刻，由于所有信号都处于低电平，所以所有触发器的输出为“0”。在T1时刻，触发器0输出为1，触发器1输出为1，触发器2输出为1，触发器3输出为0。根据触发器的输出，可以得知外部周期信号的电平状态发生变化是在触发器2和触发器3之间，推断出外部周期信号的上升沿相对于第一时钟信号的上升沿的提前时间为延时器1和延时器2对应的延迟时间之和，定义为R1(Lut1+Lut2)，Lut1为延时器1对应的延迟时间，Lut2为延时器2对应的延迟时间。在T2时刻，所有触发器输出为1。在T3时刻，触发器0输出为0，触发器1输出为0，触发器2输出为1，触发器3输出为0。根据触发器的输出，可以得知外部周期信号的电平状态发生变化是在触发器1和触发器2之间，推断出外部周期信号的上升沿相对于第一时钟信号的下降沿的提前时间为延时器1对应的延迟时间，定义为R2(Lut1)。由图可知，外部周期信号的高电平时间大致持续了5个第一时钟信号的周期，因此外部周期信号的脉宽为5clk+R1(Lut1+Lut2)-R2(Lut1)＝5clk+Lut2，其中，clk为第一时钟信号的周期。同理，可以计算得到外部周期信号的低电平时间，外部周期信号的脉宽+外部周期信号的低电平时间＝外部周期信号的周期。

通过上述方法可以计算得到外部周期信号的参数，根据计算公式，可以得知外部周期信号的参数的测量精度取决于延时器的延迟时间，由于延时器本质上就是RAM，信号在RAM中传输速度快，因此延迟时间非常短暂，所以外部周期信号的参数的测量精度高，测量精度可以达到数十皮秒。

参考图7，在一实施例中，所述参数确定方法还包括：

S701，确定所述FPGA模块的当前温度。

电子设备可以包括温度探测器，通过温度探测器测量FPGA模块的当前温度，在实际应用中，当前温度可以为FPGA模块的芯片表面温度。

S702，基于所述当前温度确定所述延迟器对应的延迟时间。

由于延迟器本质上是一个RAM，温度会影响RAM的稳定性，因此在不同的环境温度下，延时器对应的延迟时间会发生变化。因此，本发明实施例可以预先将不同温度下延时器对应的延迟时间写入数据表中，在确定FPGA模块的当前温度后，根据当前温度查询数据表，得到当前温度对应的延迟时间。

本发明实施例基于FPGA模块的当前温度确定确定延迟器对应的延迟时间，可以减小外部周期信号的参数的测量误差，提高了参数测量结果的准确度。

本发明实施例中，电子设备接收外部周期信号，确定设定精度对应的所述锁相环的配置参数。电子设备包括时钟模块和FPGA模块，FPGA模块中的锁相环基于设定精度对应的配置参数和时钟模块提供的基准时钟信号生成第一时钟信号。在设定精度位于第一设定范围的情况下，将外部周期信号分别输入FPGA模块中的延时模块和触发器，得到触发器的输出信号；其中，延时模块中的每一级延时器分别向下一级延时器和触发器发送延迟信号；触发器根据外部周期信号或延迟信号生成输出信号。最后，电子设备基于基于输出信号、延时器对应的延迟时间和第一时钟信号确定所述外部周期信号的参数。本发明实施例可以在不增加***电路的前提下，直接利用FPGA模块的内部资源提升外部周期信号的参数的测量精度。

参考图8，在一实施例中，所述FPGA模块还包括第一串并转换接口，在所述设定精度位于第二设定范围的情况下，所述参数确定方法还包括：

S801，控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号分别生成所述第一时钟信号和第二时钟信号；所述第一时钟信号与所述第二时钟信号相位对齐；所述第一时钟信号和所述第二时钟信号的频率不同。

在设定精度处于第二设定范围的情况下，锁相环基于设定精度对应的配置参数和时钟模块提供的基准时钟信号分别生成第一时钟信号和第二时钟信号。这里，第一时钟信号和第二时钟信号为频率不同的时钟信号，例如，第一时钟信号可以为频率为数百MHz的时钟信号，第二时钟信号为频率为1GHz的时钟信号。在本发明实施例中，第一时钟信号作为参考时钟信号，第二时钟信号作为第一串并转换接口的接口时钟信号，第一时钟信号与第二时钟信号需要相位对齐。在实际应用中，第一串并转换接口为SELECT IO接口。

S802，基于所述第二时钟信号对所述外部周期信号进行采样，得到第一串行数据。

在本发明实施例中接收到的外部周期信号为高速的串行数据，第一串并转换接口基于第二时钟信号接收外部周期信号，对外部周期信号进行采样，得到第一串行数据。

S803，基于所述第一串并转换接口和所述第一时钟信号将所述第一串行数据转换为第一并行数据。

在大多数数据通信系统中，大多数通信数据为串行数据，而大多数处理器要求数据以并行方式存储和处理，所以需要将串行数据转换为并行数据。而且FPGA模块无法处理频率较高的信号，只有转换为频率低一点的并行数据，FPGA模块才能处理。

例如，第一时钟信号可以为频率为数百MHz的时钟信号，第二时钟信号可以为频率为1GHz的时钟信号，由于第一时钟信号的频率比第二时钟信号的频率低，而且第一时钟信号和第二时钟信号相位对齐，所以可以将第一串行数据转换为与第一时钟信号对应的第一并行数据。在本发明实施例中，第一串并转换接口具有串并转换的功能，第一串并转换接口可以基于第一时钟信号将第一串行数据转换为第一并行数据。

S804，基于所述第一并行数据和所述第二时钟信号确定所述外部周期信号的参数。

第一并行数据为数字信号，数字信号由0和1组成。第一并行信号中1代表外部周期信号为高电平状态，0代表外部周期信号为低电平状态，1的数量代表外部周期信号的脉宽。因此，可以根据第一并行数据和第二时钟信号确定所述外部周期信号的参数。

参考图9，图9是本发明应用实施例提供的一种串行信号转换并行信号的示意图。图9中第一时钟信号和第二时钟信号相位对齐，第二时钟信号的周期为第一时钟信号的周期的7倍。首先，基于第二时钟信号对外部周期信号进行采样，得到第一串行数据。然后基于第一时钟信号将第一串行数据转换为第一并行数据。图9中，数字1表示外部周期信号为高电平状态，数字0表示外部周期信号为低电平状态，数字1的持续时间表示外部周期信号的脉宽，图9中有6个1，所以外部周期信号的脉宽＝6×第二时钟信号的周期。同理，数字0的持续时间表示外部周期信号的低电平时间宽度，外部周期信号的周期＝外部周期信号的脉宽+外部周期信号的低电平时间宽度。

在本发明实施例中，外部周期信号的参数的最大测量精度取决于所述第一串并转换接口的接口时钟信号的周期宽度，即第二时钟信号的周期宽度。例如，第二时钟信号频率为1GHz，则外部周期信号的参数的最大测量精度为1ns。因此，本发明实施例可以用于测量周期为1ns-1ms的周期信号，测量精度高。

参考图10，在一实施例中，所述FPGA模块还包括第二串并转换接口，在所述设定精度位于第三设定范围的情况下，所述参数确定方法还包括：

S1001，控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号分别生成所述第一时钟信号和第三时钟信号；所述第一时钟信号与所述第三时钟信号相位对齐；所述第一时钟信号和所述第三时钟信号的频率不同。

第一时钟信号和所述第三时钟信号的频率不同，例如，第一时钟信号可以为频率为数百MHz的时钟信号，第三时钟信号可以为频率为数十GHz的时钟信号。

在实际应用中，所述第二串并转换接口为TRANSCEIVER接口。

S1002，基于所述第三时钟信号对所述外部周期信号进行采样，得到第二串行数据。

S1003，基于所述第二串并转换接口和所述第一时钟信号将所述第二串行数据转换为第二并行数据。

在本发明实施例中，第二串并转换接口具有串并转换的功能，第二串并转换接口可以基于第一时钟信号将第二串行数据转换为第二并行数据。

S1004，基于所述第二并行数据和所述第三时钟信号确定所述外部周期信号的参数。

第二并行数据为数字信号，第二并行数据中1代表外部周期信号为高电平状态，0代表外部周期信号为低电平状态，1的数量代表外部周期信号的脉宽。因此，可以根据第二并行数据和第二时钟信号确定所述外部周期信号的参数。具体可以参考上述图9所示实施例。

在本发明实施例中，外部周期信号的参数的最大测量精度取决于第二串并转换接口的接口时钟信号的周期宽度，即第三时钟信号的周期宽度。例如，第三时钟信号频率为10GHz，则外部周期信号的参数的最大测量精度为100ps。因此，本发明实施例可以用于测量周期为100ps-1us的周期信号，测量精度高。

如果电子设备同时存在第二串并转换接口和第一串并转换接口，则第一时钟信号、第二时钟信号和第三时钟信号的频率各不相同。可以根据实际精度需求对周期信号的参数进行测量，如果设定精度位于第一设定范围，则将外部周期信号分别输入所述延时模块和所述触发器。如果设定精度位于第二设定范围，则将外部周期信号输入第一串并转换接口。如果设定精度位于第三设定范围，则将外部周期信号输入第二串并转换接口。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

参考图11，图11是本发明实施例提供的一种电子设备的结构示意图。所述电子设备包括：

时钟模块，用于提供基准时钟信号；

FPGA模块，所述FPGA模块包括锁相环、延时模块和触发器；所述延时模块由前后级联的至少两个延时器组成；所述FPGA模块用于：获取外部周期信号；确定设定精度对应的所述锁相环的配置参数；所述设定精度表征所述外部周期信号的参数的测量精度；在所述设定精度位于第一设定范围的情况下，将所述外部周期信号分别输入所述延时模块和所述触发器，得到所述触发器的输出信号；其中，所述延时模块中的每一级延时器分别向下一级延时器和所述触发器发送延迟信号；所述触发器根据所述外部周期信号或所述延迟信号生成输出信号；所述输出信号表征所述外部周期信号的电平状态；基于所述输出信号、所述延时器对应的延迟时间和第一时钟信号确定所述外部周期信号的参数；所述第一时钟信号由所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号生成。

在实际应用在中，电子设备可以通过缓冲器接收外部周期信号，FPGA模块从缓冲器中获取外部周期信号。

这里，如果电子设备是脉冲激光器，则外部周期信号可以是输入脉冲激光器的脉冲信号。

本发明实施例与上述方法实施例对应，所以图11中的电子设备就是图4中的电子设备。

参考图12，在一实施例中，所述FPGA模块还包括第一串并转换接口，在所述设定精度位于第二设定范围的情况下，所述FPGA模块还用于：

控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号分别生成所述第一时钟信号和第二时钟信号；所述第一时钟信号与所述第二时钟信号相位对齐；所述第一时钟信号和所述第二时钟信号频率不同；

基于所述第二时钟信号对所述外部周期信号进行采样，得到第一串行数据；

基于所述第一串并转换接口和所述第一时钟信号将所述第一串行数据转换为第一并行数据；

基于所述第一并行数据和所述第二时钟信号确定所述外部周期信号的参数。

参考图12，在一实施例中，所述FPGA模块还包括第二串并转换接口，在所述设定精度位于第三设定范围的情况下，所述FPGA模块还用于：

控制所述锁相环基于所述设定精度对应的配置参数和所述时钟模块提供的基准时钟信号分别生成所述第一时钟信号和第三时钟信号；所述第一时钟信号与所述第三时钟信号相位对齐；所述第一时钟信号和所述第三时钟信号频率不同；

基于所述第三时钟信号对所述外部周期信号进行采样，得到第二串行数据；

基于所述第二串并转换接口和所述第一时钟信号将所述第二串行数据转换为第二并行数据；

基于所述第二并行数据和所述第三时钟信号确定所述外部周期信号的参数。

上述实施例提供的电子设备与外部周期信号的参数确定方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。

所述电子设备还包括存储器，存储器可以是所述电子设备的内部存储单元，例如电子设备的硬盘或内存。所述存储器也可以是所述电子设备的外部存储设备，例如所述电子设备上配备的插接式硬盘，智能存储卡(SMC，Smart Media Card)，安全数字(SD，SecureDigital)卡，闪存卡(Flash Card)等。进一步地，所述存储器还可以既包括所述电子设备的内部存储单元也包括外部存储设备。所述存储器用于存储所述电子设备所需的其他程序和数据。所述存储器还可以用于暂时地存储已经输出或者将要输出的数据。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。