具体实施方式

图1示出时钟信号模块101和主控单元(MCU)102，其中时钟信号103、104由参考锁相回路(PLL)模块105产生。时钟信号模块101可例如形成雷达收发器的部分，其中时钟信号用于驱动收发器的发射器和/或接收器部分的各种其它组件的操作。参考PLL模块105接收处于晶体频率的输入时钟信号并通过时钟PLL 111产生时钟信号113，所述时钟信号113被提供到时钟信号分配器112。时钟信号分配器112产生时钟信号103、104，所述时钟信号103、104被提供到模/数转换器(ADC)106和主PLL 107。由第一占空比检测器108和第二占空比检测器109来监测时钟信号103、104。如果在相应时钟信号103、104中检测到错误，则每个检测器108、109将输出标志提供到安全控制器110。安全控制器110向MCU 102提供错误标志，指示哪个时钟信号103、104超出范围。超出范围时钟信号将意味着依据所述时钟信号的数据很可能受损，或某个功能未如预期那样运行或性能降低。针对其中产生标志的任何框架所处理的数据因此应在应用层级被舍弃。

上述时钟信号模块的问题在于，仅在占空比检测器108、109正确地运行的情况下才会检测到任何一个时钟信号中的不合规占空比。如果检测器108、109中的任一者不起作用，则将不会检测到相应时钟信号103、104的占空比中的错误，然后错误会产生依据这些时钟信号处理的数据。

图2示出被配置成解决上述问题的时钟信号模块201。时钟信号发生器205被布置成产生具有限定占空比的时钟信号203。时钟信号203被提供到需要时钟信号203来运行的块或功能206(例如图1中所示的ADC 106或主PLL 107)。时钟信号发生器205包括压控振荡器(VCO)211和分配器212。另外，时钟信号发生器205包括占空比发生器213，所述占空比发生器213被布置成提供具有预定占空比的输出时钟信号203。占空比发生器213的操作由并入有内置自测(BIST)模式215的数字控制器214控制。占空比选择信号216被提供到占空比发生器213，以选择多个可用占空比中的一个占空比以应用于时钟信号203。占空比检测器208监测时钟信号203，并在时钟信号203中检测到超出范围的占空比的情况下提供标志信号到故障收集中央单元(FCCU)210。还将标志信号提供到数字控制器214以用在BIST模式215中。

在图3a中示出占空比(DTC)发生器213更详细的图。DTC发生器213从分配器212接收多个时钟信号301，时钟信号301通过相移而彼此不同。在图3a中所示的例子中，存在相移为0度、90度、180度和270度的四个时钟信号301。这些时钟信号301被提供到逻辑模块302，所述逻辑模块302逻辑组合所述时钟信号并向多路复用器303提供输出。多路复用器303由数字控制器214提供的DTC选择信号216控制。在示出的例子中，DTC选择信号216使三个预定义占空比值被选择，如图3b所示。选择0实现标准50％占空比时钟信号304。选择1实现75％占空比时钟信号305。选择2实现25％占空比时钟信号。逻辑模块302和多路复用器303的其它布置可实现对不同占空比值的选择。本文所描述的原理不限于具有90°的整倍数的相位差，而是可适用于其它倍数，例如45°或60°，包括不均匀间隔。如果需要特定相位周围的较高分辨率，则可考虑不均等相位差。

在时钟信号203中输出预定义占空比值的能力使数字控制器214的BIST模式215能够测试DTC检测器208的操作。如果提供DTC选择信号以产生高的(75％)或低的(25％)占空比，则DTC检测器208应立即检测出超出范围的时钟信号并产生标志。这可由DTC BIST 215用以检查DTC检测器208是在正确运行。

图4中示出DTC发生器213的更详细例子，示出逻辑模块302的示例布置。来自分配器的相位为0度和270度的两个时钟信号输出被输入到三AND门401、402、403的布置，其中AND门403具有反相输出。第一AND门401将0°时钟信号和逻辑1作为输入并向多路复用器303提供正常时钟信号输出，即，处于50％的占空比。第一AND门401是任选的，因为相同的效果可通过直接连接0°输入来实现。第二AND门402将0°和270°时钟信号作为输入并向多路复用器输出高占空比时钟信号，即，处于75％的占空比。第三AND门403也接收0°和270°时钟信号，并且归因于反相输出，向多路复用器303提供低占空比时钟信号，即，处于25％的占空比(这是75％占空比时钟信号的反相)。不必将高、低占空比设置成75％和25％。可依据与50％的偏离而选择其它百分比，50％被视为足以检查DTC检测器的操作。DTC选择信号216确定三个时钟信号中的哪个时钟信号被提供为输出时钟信号203。至少，逻辑模块302包括第一AND门401和第二AND门402，使得输出时钟信号203可具有在预定范围之内或之外的占空比。额外AND门403可用于产生在预定范围之外的占空比时钟信号的对称布置。

图5中示出一般化时钟信号发生器505，时钟信号发生器505是电路501的部分，所述电路501包括时钟信号发生器505、数字控制器514、安全控制器510、多个占空比检测器508_1-N和对应的多个占空比敏感块506_1-N。时钟信号发生器505被配置成向相应块506_1-N和占空比检测器508_1-N提供对应的多个时钟信号503_1-N。时钟信号发生器505包括对应的多个分配器512_1-N和DTC发生器513_1-N。时钟信号发生器505被提供晶体频率信号，并且包括时钟PLL核心511以接收晶体频率信号并向分配器512_1-N中的每个分配器提供时钟信号523。以上文关于图3和4所描述的形式示出分配器512₁，而将分配器512₂示为第一和第二分配器，第一分配器512_2a将时钟信号523除以因子M，并且第二分配器512_2b将所得信号除以2。分配器512_N向DTC发生器513_N提供具有以360/N度分隔的N个不同相位的多个时钟信号。因此，在一般方面，时钟信号发生器505包括一个或多个DTC发生器和一个或多个对应的时钟信号分配器，每个时钟信号分配器被布置成提供多个时钟信号到每个相应DTC发生器，所述多个时钟信号具有相对于彼此不同的相位。数目N个不同相位可均等划分到360°中，或在替代情况中，相位的分布在360°范围中可不均等。

在操作中，数字控制器514可进入BIST模式，其中将选择信号516_1-N提供到DTC发生器513_1-N中的每一者以使每个DTC发生器513_1-N输出具有由相应选择信号516_1-N设置的预定占空比的相应时钟信号503_1-N。

图6和7示出时钟信号发生器的替代布置605、705。在图6的布置中，将时钟信号603直接提供到功能块606，例如ADC。还依据从控制器(未示出)接收的模式选择信号616将时钟信号603通过多路复用器623提供到占空比检测器608。在正常模式中，模式选择信号616将时钟信号603一路传递到占空比检测器608。然而，在自测模式中，通过分配器612传递时钟信号603，所述分配器612将频率降低的一对相移时钟信号提供到具有与图4中示出的布置类似的布置的逻辑模块622。逻辑模块622将具有较低频率和不同占空比的时钟信号传递到多路复用器623，所述多路复用器623将频率降低的时钟信号603a输出到占空比检测器608。此布置使电路能够在不通过额外逻辑加载分配器相位的情况下以高频率操作。另一优势是，可与时钟603的功能操作同时执行DTC检测器自测。分配器612可例如为2分频(divideby 2)分配器，从而将时钟信号频率减小一半。此布置中的电路使得能够执行交叉检查以确定占空比检测器是否因超出范围的时钟信号或因检测器功能失常而输出标志。可提供AND门624以结合测试启用信号625接收时钟信号603，使得仅在测试启用信号625为高时才向分配器612提供所述时钟信号。

图7示出时钟信号发生器的另一替代布置705，类似于图2到4中的布置，不同之处在于，在提供到逻辑模块722的时钟信号相位中的一个时钟信号相位中提供延迟元素726。延迟元素726可例如由输入时钟信号723时控的触发器(flip flop)提供。时钟信号发生器705的组件在其它方面类似于图6中的组件，其中逻辑模块705被提供具有不同相位的一对时钟信号并向多路复用器723输出具有范围内和范围外的占空比的时钟信号，多路复用器723的输出由控制器提供的选择信号716控制。输出时钟信号703被提供到功能块706和占空比检测器708。

图7中的布置的优势在于，延迟元素726实现对时钟信号723在由分配器712划分之后仅单个相位可用的情况下的使用。如果由延迟元素726引入的延迟取决于时钟频率，则应在执行检查之前已知由逻辑模块705产生的占空比，使得可设置超出范围的限值以用于产生从占空比检测器708输出的标志。

在替代布置中，可由例如定标器分配器等本身提供大的或低的占空比的分配器产生所述时钟信号。这可用于提供不同方法来产生与标称50％占空比的偏差。所述方法类似于上述延迟方法，但延迟依赖于过程。如果出自分配器的假设具有小的占空比的脉冲延迟一个时钟，则这可代替延迟信号使用。此类分配器的例子由Cicero等人公开于“标准0.35mmCMOS技术中的低功率真正模块化可编程分配器系列(A Family of Low-Power TrulyModular Programmable Dividers in Standard 0.35mm CMOS Technology)”中，IEEE固态电路期刊(IEEE Journal of Solid-State Circuits)，第35卷，第7期，2000年7月。

图8示意性地示出包括主收发器801和从收发器802的示例雷达收发器800。每个收发器801、802包括时钟信号发生器805a、805b。由时钟信号发生器805a、805b输出的时钟信号之间的相位关系由相位选择输入信号806a、806b设置。图9示出具有变化的相位选择信号Sel_Ph_M、Sel_Ph_S的主时钟信号Clk_ADC_M与从时钟信号Clk_ADC_S之间的相位关系。通过将从相位选择信号设置成3，使时钟信号对准。图9中所示的例子示出2.56GHz的时钟信号，即，具有391ps的周期T。在任何占空比检测器的自测操作之前，主时钟信号发生器和从时钟信号发生器的相位的对准是启动雷达收发器800的必要部分。每个时钟信号发生器805a、805b可呈上文所描述的时钟信号发生器的形式。

图10示出示例电路1000，其中多相时钟信号发生器1012，例如分配器，向多个占空比发生器1013_1-N提供具有多个相位的时钟信号。每个占空比发生器1013_1-N具有上文关于图4所描述的形式，不同之处在于，未提供图4的逻辑模块302的第一AND门401。每个占空比发生器的输出被提供到共同多路复用器1010。电路1000实现对校准的初始相位关系的维持，同时允许自测来检查占空比检测器的操作。在每种情况下，为了允许针对任意相位选择高(例如75％)、低(例如25％)和正常(例如50％)占空比，每个占空比发生器1013_1-N的输入包括处于第一相位的第一时钟信号和处于第二相位的第二时钟信号，其中第二相位从第一相位移位270°。以下表1和2示出每个占空比发生器的输入和对应的输出占空比值。在每种情况下，DTC值与局部参考相位相关，所述局部参考相位在主、从配置的情况下可不同。取决于在从侧选择以允许与主装置对准的相位，如上文所描述，所述相位可不同于主装置的相位。因此，输入到占空比发生器1013_N的相位值可不同于输入到其它发生器1013_1、2的相位。

表1：占空比发生器1013₁的相位选择和开关值。

表2：占空比发生器1013₂的相位选择和开关值。

图11示出示例流程图，示出在起动期间操作雷达收发器的方法，涉及用以检查占空比检测器的操作的自测程序。雷达IC在步骤1101开始，之后在步骤1102例如通过调整时钟信号相位直到主、从收发器同相来校准雷达。然后开始BIST程序(步骤1103)，这从启用DTC检测器自测(步骤1104)开始。第一选择信号Sel_DTC_H输入到时钟信号发生器的占空比发生器，以选择高于正常的50％占空比、例如为75％的占空比。完成检查(步骤1105)以确定占空比检测器是否输出标志。如果输出标志，则输入第二选择信号Sel_DTC_L以选择低于正常占空比的占空比，例如25％，并且执行另一检查(步骤1106)。如果输出标志，则可执行其它自测(步骤1107)，之后BIST例程结束(步骤1108)并且啁啾序列(chirp sequence)开始(步骤1109)。如果在步骤1105、1106或1107中的任一步骤处未检测到输出标志，则提供警示1110，指示安全机制受损。

可提供额外相位校准步骤作为步骤1104的部分，以确保雷达收发器的主收发器和从收发器处于正确相位对准关系。

上文关于图11所描述的整个序列可在约40ms的雷达循环内执行，其中在前2-8ms期间执行校准和BIST功能，接着是16-19ms的啁啾序列和16-19ms的静默周期。这些数字只是例子，可设置不同分割。一般来说，校准和BIST功能可在雷达循环总时间的前5-15％内执行，接着是啁啾序列和静默模式。可替换的是，一些或全部BIST功能可在啁啾序列之后执行。

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