阅读说明：本技术 半导体存储装置及其控制方法 (Semiconductor memory device and control method thereof ) 是由 木村啓太 滋贺秀裕 于 2019-08-05 设计创作，主要内容包括：本发明涉及一种半导体存储装置及其控制方法。根据一实施方式,半导体存储装置具备：存储器晶体管；第1布线,连接在存储器晶体管的栅极电极；以及控制装置,进行从存储器晶体管读出数据的读出动作及将数据写入存储器晶体管的写入动作。控制装置从读出动作或写入动作的第1时序至第2时序,使第1布线的电压增大至第1电压为止,并对应于从第1时序至第2时序为止的第1布线的电压、电流及电荷量的至少一者,调整从第1时序至第2时序为止的长度。(The present invention relates to a semiconductor memory device and a control method thereof. According to one embodiment, a semiconductor memory device includes: a memory transistor; a 1 st wiring connected to a gate electrode of the memory transistor; and a control device for performing a read operation for reading data from the memory transistor and a write operation for writing data into the memory transistor. The control device increases the voltage of the 1 st wiring to the 1 st voltage from the 1 st timing to the 2 nd timing of the read operation or the write operation, and adjusts the length from the 1 st timing to the 2 nd timing in accordance with at least one of the voltage, the current, and the charge amount of the 1 st wiring from the 1 st timing to the 2 nd timing.)

半导体存储装置及其控制方法

[相关申请的引用]

本申请以在2019年3月13日提出申请的现有日本专利申请第2019-046071号的优先权的利益为基础，且谋求其利益，其整体内容是通过引用而被包含在本文中。

技术领域

以下所记载的实施方式涉及一种半导体存储装置及其控制方法。

背景技术

已知包含存储器晶体管的半导体存储装置及其控制方法。

发明内容

一实施方式的半导体存储装置具备：存储器晶体管；第1布线，连接在存储器晶体管的栅极电极；以及控制装置，进行从存储器晶体管读出数据的读出动作及将数据写入存储器晶体管的写入动作。控制装置从读出动作或写入动作的第1时序至第2时序，使第1布线的电压增大至第1电压为止，并对应于从第1时序至第2时序为止的第1布线的电压、电流及电荷量的至少一者，调整从第1时序至第2时序为止的长度。

一实施方式的半导体存储装置的控制方法是具备存储器晶体管、连接在存储器晶体管的栅极电极的第1布线、及进行从存储器晶体管读出数据的读出动作及将数据写入存储器晶体管的写入动作的控制装置的半导体存储装置的控制方法。另外，在该控制方法中，控制装置从读出动作或写入动作的第1时序至第2时序，使第1布线的电压增大至第1电压为止，并对应于从第1时序至第2时序为止的第1布线的电压、电流及电荷量的至少一者，调整从第1时序至第2时序为止的长度。

附图说明

图1是表示第1实施方式的半导体存储装置MD的构成的示意性框图。

图2是表示半导体存储装置MD的一部分的构成的示意性电路图。

图3是表示半导体存储装置MD的一部分的构成的示意性电路图。

图4是表示半导体存储装置MD的构成的示意性俯视图。

图5是图4的一部分的放大图。

图6是将图5所示的构造沿着A-A'线切断，并沿箭头的方向观察的截面图。

图7是图6的一部分的放大图。

图8是用来对第1实施方式的读出动作进行说明的示意性流程图。

图9是用来对所述读出动作进行说明的示意性时序图。

图10是用来对所述读出动作进行说明的示意性截面图。

图11是用来对所述读出动作进行说明的示意性截面图。

图12是用来对所述读出动作进行说明的示意性截面图。

图13是用来对比较例的读出动作进行说明的示意性流程图。

图14是用来对所述读出动作进行说明的示意性时序图。

图15是用来对所述读出动作进行说明的示意性截面图。

图16是用来对所述读出动作进行说明的示意性时序图。

图17是用来对所述读出动作进行说明的示意性时序图。

图18A是用来对第1实施方式的读出动作进行说明的示意性时序图。

图18B是用来对第1实施方式的读出动作进行说明的示意性时序图。

图19是用来对第2实施方式的读出动作进行说明的示意性流程图。

图20是表示第3实施方式的半导体存储装置的一部分的构成的示意性电路图。

图21是用来对第3实施方式的读出动作进行说明的示意性流程图。

图22是用来对所述读出动作进行说明的示意性曲线图。

图23是用来对第4实施方式的读出动作进行说明的示意性曲线图。

图24是用来对另一实施方式的写入动作进行说明的示意性曲线图。

图25是用来对另一实施方式的写入动作进行说明的示意性曲线图。

图26是用来对另一实施方式的写入动作进行说明的示意性曲线图。

图27是用来对另一实施方式的写入动作进行说明的示意性曲线图。

图28是用来对另一实施方式的写入动作进行说明的示意性曲线图。

具体实施方式

接着，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并非是以限定本发明的意图来表示。

另外，在本说明书中，在称为“半导体存储装置”的情况下，有时意指存储器裸片，有时还意指存储器芯片、存储卡、SSD(SOLID STATE DRIVE，固态驱动器)等包含控制芯片的存储器系统。进而，有时还意指智能手机、平板终端、个人电脑等包含主机电脑的构成。

另外，在本说明书中，在称为第1构成“电连接在”第2构成的情况下，可以是第1构成直接连接在第2构成，也可以是第1构成经由布线、半导体构件或晶体管等连接在第2构成。例如，在将3个晶体管串联连接的情况下，即便第2号晶体管为断开(OFF)状态，第1号晶体管也“电连接”在第3号晶体管。

另外，在本说明书中，在称为第1构成“连接在”第2构成及第3构成之间的情况下，存在意指第1构成、第2构成及第3构成被串联连接且第1构成设置在第2构成及第3构成的电流路径的情况。

另外，在本说明书中，在称为电路等使2条布线等“导通”的情况下，例如有时意指该电路等包含晶体管等，该晶体管等设置在2条布线之间的电流路径，且该晶体管等成为接通(ON)状态。

[第1实施方式]

[构成]

图1是表示第1实施方式的半导体存储装置MD的构成的示意性框图。图2及图3是表示半导体存储装置MD的一部分的构成的示意性电路图。

如图1所示，半导体存储装置MD具备存储数据的存储单元阵列MCA、及连接在存储单元阵列MCA的周边电路PC。

[存储单元阵列MCA]

存储单元阵列MCA具备多个存储块MB。这些多个存储块MB如图2所示，分别具备多个子块SB。这些多个子块SB分别具备多个存储串MS。这些多个存储串MS的一端分别经由位线BL连接在周边电路PC。另外，这些多个存储串MS的另一端分别经由共通的源极线SL连接在周边电路PC。

存储串MS具备串联连接在位线BL及源极线SL之间的漏极选择晶体管STD、多个存储单元MC、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS简称为选择晶体管(STD、STS)。

本实施方式的存储单元MC是具备作为通道区域发挥功能的半导体层、包含电荷储存膜的栅极绝缘膜、及栅极电极的场效型晶体管(存储器晶体管)。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。存储单元MC存储1比特或多比特的数据。此外，在与一个存储串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共同连接在一个存储块MB中的所有存储串MS。

选择晶体管(STD、STS)是具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效型晶体管。在选择晶体管(STD、STS)的栅极电极分别连接着选择栅极线(SGD、SGS)。漏极选择线SGD与子块SB对应地设置，且共同连接在一个子块SB中的所有存储串MS。源极选择线SGS共同连接在一个存储块MB中的多个存储串MS。

[周边电路PC]

作为控制装置的周边电路PC如图1所示，具备感测放大器模块SAM、行解码器RD、电压产生电路VG、及定序器SQC。另外，周边电路PC具备地址寄存器ADR、指令寄存器CMR、及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O、及逻辑电路CTR。

感测放大器模块SAM具备与多条位线BL对应的多个感测放大器单元。感测放大器单元分别具备连接在位线BL的感测放大器、多个数据锁存器、逻辑电路、及连接在这些构成的数据传输线。感测放大器具备根据位线BL的电压或电流释放或保存数据传输线的电荷的感测晶体管。数据锁存器用于数据的传输、数据的运算等。另外，感测放大器模块具备未图示的解码电路及开关电路。解码电路对保存在地址寄存器ADR(图2)中的列地址CA进行解码。开关电路根据解码电路的输出信号，使与列地址CA对应的数据锁存器XDL与总线DB导通。

行解码器RD例如具备对保存在地址寄存器ADR中的行地址RA进行解码的解码电路。另外，行解码器RD例如如图3所示，具备使多条字线WL选择性地与多条布线CGi导通的开关电路SW1、使多条布线CGi选择性地与多条布线CGp导通的开关电路SW2、及使多条布线CGp与电压产生电路VG导通的驱动器电路DRV。

开关电路SW1具备多个电压传输晶体管10。这些多个电压传输晶体管10与各存储块MB中所包含的多条字线WL及选择栅极线(SGD、SGS)对应地设置，且分别连接在对应的字线WL或选择栅极线(SGD、SGS)。另外，在图示的例中，在与存储块MBA、MBB对应的所有电压传输晶体管10的栅极电极连接着共通的布线11。同样地，在与存储块MBC、MBD对应的所有电压传输晶体管10的栅极电极连接着共通的布线12。

布线CGi与在开关电路SW1中同时选择的多条字线WL及选择栅极线(SGD、SGS)对应地设置。

开关电路SW2具备多个电压传输晶体管20。这些多个电压传输晶体管20与多条布线CGi对应地设置，且分别连接在对应的布线CGi。另外，在图示的例中，在与存储块MBA、MBC对应的所有电压传输晶体管20的栅极电极连接着共通的布线21。同样地，在与存储块MBB、MBD对应的所有电压传输晶体管20的栅极电极连接着共通的布线22。

布线CGp与一个存储块MB中所包含的多条字线WL及选择栅极线(SGD、SGS)对应地设置。

驱动器电路DRV具备多个电压传输晶体管30。这些多个电压传输晶体管30与多条字线WL及选择栅极线(SGD、SGS)对应地设置了多个。多个电压传输晶体管30的一端分别连接在布线CGp。另一端分别连接在电压产生电路VG中所包含的电荷泵电路40的电压供给线41。另外，电压传输晶体管30的栅极电极构成为能够分别独立地进行控制。

电压产生电路VG例如具备连接在电源端子(V_CC)及接地端子(V_SS)的电荷泵电路40、及未图示的降压电路。电压产生电路VG依据来自定序器SQC的内部控制信号，产生对存储单元阵列MCA进行读出动作、写入动作及删除动作时供给至位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)的多种动作电压，且从多个电压供给线41同时输出。

另外，在多个电荷泵电路40的电压供给线41中的至少一条连接着电压侦测电路42。电压侦测电路42具备连接在电压供给线41的分压电路43、及连接在分压电路43的输出端子的比较电路44。

分压电路43具备串联连接在电压供给线41及接地端子(V_SS)之间的可变电阻元件43a及电阻元件43b。可变电阻元件43a的电阻值能够通过参数等进行调整。可变电阻元件43a及电阻元件43b连接在输出端子43c。此外，在以下的说明中，分压电路43使输入端子的电压变为1/k倍并输出至输出端子43c。

比较电路44的一输入端子连接在分压电路43的输出端子。比较电路44的另一输入端子被供给参照电压V_REF。输出端子连接在定序器SQC。此外，在图示的例中，参照电压V_REF设定为低于1/kV_READ。

定序器SQC(图1)依序对保存在指令寄存器CMR中的指令数据CMD进行解码，并对行解码器RD、感测放大器模块SAM、及电压产生电路VG输出内部控制信号。另外，定序器SQR适当地将表示自身状态的状态数据输出至状态寄存器STR。例如，在执行写入动作或删除动作时，将表示写入动作或删除动作是否已正常结束的信息作为状态数据输出。

输入输出控制电路I/O具备数据输入输出端子I/O0～I/O7、连接在这些数据输入输出端子I/O0～I/O7的移位寄存器、及连接在该移位寄存器的FIFO缓冲器。输入输出控制电路I/O根据来自逻辑电路CTR的内部控制信号，将从数据输入输出端子I/O0～I/O7输入的数据输出至感测放大器模块SAM内的数据锁存器XDL、地址寄存器ADR或指令寄存器CMR。另外，将从数据锁存器XDL或状态寄存器STR输入的数据输出至数据输入输出端子I/O0～I/O7。

逻辑电路CTR经由外部控制端子/Cen、CLE、ALE、/WE、/RE从控制芯片CD接收外部控制信号，并对应于该外部控制信号对输入输出控制电路I/O输出内部控制信号。

接着，参照图4～图7对本实施方式的半导体存储装置的构成例进行说明。图4是本实施方式的半导体存储装置的示意性俯视图。图5是图4的一部分的放大图。图6是将图5所示的构造沿A-A'线切断并沿箭头方向观察的截面图。图7是图6的一部分的放大图。此外，图4～图7表示示意性构成，具体构成能够适当进行变更。另外，在图4～图7中，省略一部分的构成。

如图4所示，本实施方式的半导体存储装置具备半导体基板100。在图示的例中，在半导体基板100设置着沿着X方向排列的2个存储单元阵列MCA。另外，沿着存储单元阵列MCA的X方向的两端部，在沿着Y方向延伸的区域设置着行解码器RD内的开关电路SW1(图3)。虽省略图示，但在该区域设置着所述布线CGi，且这些布线CGi沿Y方向延伸。另外，沿着存储单元阵列MCA的Y方向的端部，在沿着X方向延伸的区域设置着感测放大器模块SAM。在设置着感测放大器模块SAM的区域的X方向的两端部附近的区域设置着行解码器RD内的开关电路SW2(图3)。在这些区域的外侧区域设置着驱动器电路DRV、电压产生电路VG、电压侦测电路42、定序器SQC、输入输出控制电路I/O及逻辑电路CTR。

存储单元阵列MCA具备沿着Y方向排列的多个存储块MB。存储块MB如图5所示，具备沿着Y方向排列的2个块构造BS。另外，于在Y方向上相邻的2个块构造BS之间设置着沿着X方向延伸的块间绝缘层ST。

块构造BS具备沿着Y方向排列的2个子块SB、及设置在这些2个子块SB之间的子块间绝缘层SHE。

子块SB如图6所例示，具备设置在半导体基板100的上方的多个导电层110、多个半导体层120、及分别设置在多个导电层110及多个半导体层120之间的多个栅极绝缘膜130。

半导体基板100例如是包含P型杂质的单晶硅(Si)等半导体基板。在半导体基板100的表面的一部分设置着包含磷(P)等N型杂质的N型井。另外，在N型井的表面的一部分设置着包含硼(B)等P型杂质的P型井。

导电层110是沿着X方向延伸的大致板状的导电层，且在Z方向上排列着多个。导电层110例如可以包含氮化钛(TiN)及钨(W)的积层膜等，也可以包含含有磷或硼等杂质的多晶硅等。另外，在导电层110之间设置着氧化硅(SiO₂)等绝缘层111。

多个导电层110中位于最下层的一个或多个导电层110是作为源极选择线SGS(图2)及连接在该源极选择线SGS的多个源极选择晶体管STS的栅极电极发挥功能。另外，位于其上方的多个导电层110是作为字线WL(图2)及连接在该字线WL的多个存储单元MC(图2)的栅极电极发挥功能。另外，位于其上方的一个或多个导电层110是作为漏极选择线SGD及连接在该漏极选择线SGD的多个漏极选择晶体管STD(图2)的栅极电极发挥功能。

半导体层120如图5所例示，在X方向及Y方向上配设着多个。半导体层120例如为非掺杂多晶硅(Si)等半导体膜。半导体层120例如如图6所例示，具有大致圆筒状的形状，且在中心部分设置着氧化硅等绝缘膜121。另外，半导体层120的外周面分别被导电层110包围。半导体层120的下端部经由非掺杂单晶硅等半导体层122连接在半导体基板100的P型井。半导体层122隔着氧化硅等绝缘层123与导电层110对向。半导体层120的上端部经由包含磷(P)等N型杂质的半导体层124、接点Ch及Cb连接在位线BL。半导体层120分别作为包含在一个存储串MS(图3)中的多个存储单元MC及漏极选择晶体管STD的通道区域发挥功能。半导体层122作为源极选择晶体管STS的一部分的通道区域发挥功能。

栅极绝缘膜130例如如图7所示，具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅等绝缘膜。电荷储存膜132例如为氮化硅(SiN)等能够储存电荷的膜。隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向上延伸。

此外，在图7中示出栅极绝缘膜130具备氮化硅等电荷储存膜132的例，但栅极绝缘膜130例如也可以具备包含N型或P型杂质的多晶硅等浮动栅极。

[读出动作]

接着，参照图8～图12对本实施方式的半导体存储装置的读出动作进行说明。图8是用来对本实施方式的半导体存储装置的读出动作进行说明的示意性流程图。图9是用来对所述读出动作进行说明的示意性时序图。图10～图12是用来对所述读出动作进行说明的示意性截面图。

此外，在图9中图示出参照图3进行说明的分压电路43的输出端子43c的电压、字线WL的电压、漏极选择线SGD的电压、源极选择线SGS的电压、及位线BL的电压。

另外，在图10～图12的例子中，存储块MB包含4个子块SB。以下，存在将这4个子块SB中所包含的存储串MS(图1)分别称为串StrA、串StrB、串StrC、串StrD的情况。

另外，在以下的例子中，对针对与串StrA对应的选择页P执行读出动作的例子进行说明。另外，存在将连接在选择页P的字线WL称为选择字线sWL，将除此以外的字线WL称为非选择字线uWL的情况。另外，存在将连接在串StrA的漏极选择线SGD称为选择漏极选择线sSGD，将连接在串StrB、StrC、StrD的漏极选择线SGD称为非选择漏极选择线uSGD的情况。另外，存在将连接在串StrA、StrB的源极选择线SGS称为选择源极选择线sSGS，将连接在串StrC、StrD的源极选择线SGS称为非选择源极选择线uSGS的情况。

在步骤S101(图8)中，开始向字线WL等供给电压。例如，在图9的时序T₁₀₁，对字线WL供给电压V_READ，对选择栅极线(SGD、SGS)供给电压V_SG，对位线BL供给电压V_CELSRC。电压V_READ具有不管存储单元MC中所记录的数据如何，均使存储单元MC成为接通状态的程度的大小。电压V_SG具有使选择晶体管(STD、STS)成为接通状态的程度的大小。电压V_CELSRC可以与接地电压V_SS为相同程度。

此时，供给电压V_READ的电荷泵电路40的电压供给线41的电荷被供给至字线WL，而电压供给线41的电压暂时减少。随之，例如如图9所示，连接在电压供给线41的电压侦测电路42的输出端子43c的电压也暂时减少。

在步骤S102中，判定比较电路44(图3)的输出电压是否为“H”。在并非为“H”的情况下进入至步骤S102。在为“H”的情况下进入至步骤S103。

此时，通过电荷泵电路40对电压供给线41供给正电荷，字线WL及电压供给线41的电压慢慢地接近电压V_READ。由此，例如如图10所例示，包含选择存储单元MC的存储块MB内的存储串MS全部成为接通状态，所有存储单元MC与位线BL及源极线SL导通。另外，分压电路43的输出端子43c的电压也接近1/kV_READ，在某一时序变得大于参照电压V_REF，而比较电路44(图3)的输出电压成为“H”。此时，选择字线sWL及非选择字线uWL的电压成为V_READ。

在步骤S103(图8)中，开始向选择字线sWL等供给电压。例如，在图9的时序T₁₀₂，对选择字线sWL供给接地电压V_SS，对非选择的选择栅极线(uSGD、uSGS)供给电压V_DD。电压V_DD例如具有使选择栅极线(SGD、SGS)成为断开状态的程度的大小。随之，例如如图9所示，非选择字线uWL被维持在电压V_READ程度，选择字线sWL的电压朝向接地电压V_SS开始减少。另外，非选择的选择栅极线(uSGD、uSGS)的电压朝向电压V_DD开始减少，选择的选择栅极线(sSGD、sSGS)的电压被维持在电压V_SG程度。

在步骤S104中，参照未图示的计时器等判定是否已从执行步骤S103起经过了特定时间。在未经过特定时间的情况下进入至步骤S104。在经过了特定时间的情况下进入至步骤S105。

由此，例如如图11所例示，串StrB、StrC、StrD中所包含的存储单元MC从位线BL切断。另外，串StrC、StrD中所包含的存储单元MC从源极线SL切断。另外，连接在选择字线WL的所有存储单元MC成为断开状态。

在步骤S105(图8)中，开始向选择字线WL等供给电压。例如，在图9的时序T₁₀₃，对选择字线WL供给读出电压V_CGR，对位线BL供给读出位线电压V_BL。读出电压V_CGR具有根据存储单元MC中所记录的数据而使存储单元MC成为接通状态或断开状态的程度的大小。

在步骤S106中，参照未图示的计时器等判定是否已从执行步骤S105起经过了特定时间。在未经过特定时间的情况下进入至步骤S106。在经过了特定时间的情况下进入至步骤S107。

由此，例如如图12所例示，成为根据选择存储单元MC中所记录的数据而在位线BL流动电流的状态。

在步骤S107(图8)中，通过感测放大器而侦测位线BL的电流或电压。

在步骤S108中，例如在图9的时序T₁₀₄，使字线WL、选择栅极线(SGD、SGS)及位线BL的电压下降。例如，使字线WL的电压下降至V_DD-V_th左右，使选择栅极线(SGD、SGS)及位线BL的电压下降至接地电压V_SS左右。V_th例如为连接在电压供给线41(图3)及字线WL之间的多个电压传输晶体管中具有最大阈值电压的电压传输晶体管的阈值电压。此外，因为在时序T₁₀₄，字线WL及选择栅极线(SGD、SGS)几乎同时下降，所以半导体层120与位线BL及源极线电切断，电子残留在半导体层120。另外，半导体层120的电压通过与字线WL的电容耦合而成为负电压。

在步骤S109(图8)中，例如在图9的时序T₁₀₅，使开关电路SW1、SW2(图3)等为断开状态。此外，在时序T₁₀₅之后，残留在半导体层120的电荷经由选择晶体管(STD、STS)慢慢转移至位线BL及源极线SL，而半导体层120的电压慢慢增大。随之，字线WL的电压通过与半导体层120的电容耦合而增大至电压V₁左右。以下，存在将这种现象称为“蠕升”的情况。

[比较例]

接着，参照图13～图17，对比较例的半导体存储装置及读出动作进行说明。图13是用来对比较例的读出动作进行说明的示意性流程图。图14、图16及图17是用来对所述读出动作进行说明的示意性时序图。图15是用来对所述读出动作进行说明的示意性截面图。

比较例的半导体存储装置不具备图3所例示那样的电压侦测电路42。另外，如图13所示，在比较例的读出动作的步骤S002中，参照未图示的计时器等判定是否已从执行步骤S101起经过了特定时间。

此处，在通过计时器等设定了读出动作的步骤S002中的等待时间的情况下，例如如图14所示，从时序T₁₀₁至时序T₁₀₂的等待时间t₁成为固定时间。其结果为如图示那样，存在在字线WL的电压达到读出通过电压V_READ之前开始时序T₁₀₂的动作的情况。对该情况进行说明。

在时序T₁₀₂，

选择源极选择线sSGS(与串StrA及StrB的源极选择晶体管STS连接的源极选择线SGS)的电压趋向V_SG，因此串StrA及StrB与源极线SL导通。

选择漏极选择线sSGD(与串StrA的漏极选择晶体管STD连接的漏极选择线SGD)的电压趋向V_SG，因此选择串StrA与位线BL电连接。

与串StrB的漏极选择晶体管STD连接的非选择漏极选择线uSGD的电压趋向V_DD，因此串StrB与位线BL电切断。

非选择源极选择线uSGS(与串StrC及StrD的源极选择晶体管STS连接的源极选择线SGS)的电压趋向V_DD，因此串StrC及StrD与源极线SL电切断。

与串StrC及StrD的漏极选择晶体管STD连接的非选择漏极选择线uSGD的电压趋向V_DD，因此串StrC及StrD与位线BL电切断。

此处，关于串StrB，比选择字线sWL更靠漏极侧的存储单元MC在非选择字线uWL的电压成为V_READ之前与位线BL电切断。

因为选择字线sWL趋向V_SS，所以连接在选择字线sWL的存储单元MC成为断开状态。此时，比连接在串StrB的选择字线WL的存储单元MC更靠漏极侧的存储单元MC的通道成为浮动状态。因此，如果欲使比选择字线sWL更靠漏极侧的非选择字线sWL上升至V_READ，那么通道升压而电位上升。

另一方面，比与选择字线sWL连接的存储单元MC更靠源极侧的存储单元MC的通道的电位变成与源极线SL的电位(接地电压V_SS)相等。因此，即便比选择字线sWL更靠源极侧的非选择字线uWL上升至V_READ，也不会产生通道的升压。

根据以上，在串StrB中，隔着连接在选择字线sWL的存储单元MC而产生电位差。因此如图15所示，产生热电子。另外，存在该热电子被注入至位于连接在选择字线WLs的存储单元MC的漏极侧的非选择存储单元MC的电荷储存膜132(图7)，而导致非选择存储单元MC的阈值电压增大的情况。

在串StrC及StrD中，不易产生所述问题。其原因在于，由于串与源极线SL及位线BL电切断，所以即便通道升压，也不会像串StrB那样隔着连接在选择字线sWL的存储单元MC而产生电位差。

这种现象例如如图16所示，能够通过使从时序T₁₀₁至时序T₁₀₂为止的等待时间t₁充分长而加以避免。其原因在于，在串与位线BL及源极线SL切断而成为浮动状态之前，字线WL的电压已上升至V_READ，所以不会产生通道升压。

然而，例如如图17所示，在字线WL蠕升的情况下等也存在等待时间t₁较短即可那样的条件时，如果在所有读出动作中将等待时间t₁设定为较长，那么就动作的高速化的观点来说欠佳。

[效果]

在本实施方式的读出动作中，如参照图8等所说明那样，从在步骤S101中开始供给电压起等待至在步骤S102中比较电路44(图3)的输出电压成为“H”为止，之后，在步骤S103中开始下一电压的供给。根据这种方法，能够将时序T₁₀₁至时序T₁₀₂的等待时间t₁缩短成必需最小限的长度。例如，能够如图9所例示那样在等待时间t₁也可较短的条件下缩短等待时间t₁，能够如图18A所例示那样在等待时间t₁相对较长为佳的条件下使等待时间t₁较长。由此，能够提供一种无损可靠性且高速动作的半导体存储装置。

[第1实施方式的变化例]

优选的等待时间t₁的长度视各种条件而有所不同，根据第1实施方式，如图18A及图18B所例示，能够对应于各种条件来对等待时间t₁进行调整。

例如如上所述，存在当执行本实施方式的读出动作时会产生蠕升，而字线WL的电压成为大于接地电压V_SS的状态的情况。在如上所述那样字线WL的初始电压较大的情况下，例如如图9所例示，存在等待时间t₁相对缩短的情况。另一方面，也存在例如在半导体存储装置MD启动时等字线WL的电压为接地电压V_SS左右的情况。在如上所述那样字线WL的初始电压较小的情况下，例如如图18A所例示，存在等待时间t₁相对变长的情况。

另外，也存在例如因制造误差等而字线WL等的时间常数(RC时间常数)产生偏差，从而导致升压速率产生差异的情况。例如，在半导体层120的外径大的情况下，存在设置在导电层110的贯通孔的内径增大，而导电层110的电阻值增大的情况。在这种情况下，例如如图18B所例示，存在升压速率(字线WL被充电的速度)的平均值、最大值等减小而等待时间t₁相对变长的情况。另一方面，在半导体层120的外径及设置在导电层110的贯通孔的内径小的情况下，例如如图9所例示，存在升压速率(字线WL被充电的速度)的平均值、最大值等增大而等待时间t₁相对缩短的情况。

另外，例如于在半导体基板100上设置着4个以上的存储单元阵列MCA的情况下等，存在视存储单元阵列MCA而至驱动器电路DRV的距离有所不同的情况。在这种情况下，也存在视存储单元阵列MCA而周边电路PC中的布线电阻等有所不同，从而导致升压速率产生差异的情况。例如，存在在远离驱动器电路DRV的存储单元阵列MCA中，例如如图18B所例示，升压速率(字线WL被充电的速度)的平均值、最大值等减小而等待时间t₁相对变长的情况。另一方面，存在在靠近驱动器电路DRV的存储单元阵列MCA中，例如如图9所例示，升压速率(字线WL被充电的速度)的平均值、最大值等增大而等待时间t₁相对缩短的情况。

[第2实施方式]

[构成]

接着，参照图19对第2实施方式的半导体存储装置进行说明。图19是用来对本实施方式的读出动作进行说明的示意性流程图。

本实施方式的半导体存储装置以与第1实施方式的半导体存储装置相同的方式构成。

另外，本实施方式的读出动作与第1实施方式的读出动作几乎相同。只是，在本实施方式的步骤S102中，在比较电路44(图3)的输出电压并非为“H”的情况下进入至步骤S201。

在步骤S201中，参照未图示的计时器等判定是否已从执行步骤S101起经过了特定时间。在未经过特定时间的情况下进入至步骤S102。在经过了特定时间的情况下进入至步骤S103。

此处，例如也考虑到于在从电荷泵电路40起经过字线WL并到达至源极线SL为止的电流路径中产生了漏电流的情况下等，分压电路43的输出端子43c的电压不会变得大于参照电压V_REF。根据本实施方式的方法，在这种情况下，能够强行使读出动作结束。此外，在这种情况下，例如也能够输出表示错误的信号等。

[第3实施方式]

[构成]

接着，参照图20对第3实施方式的半导体存储装置进行说明。图20是表示本实施方式的半导体存储装置的一部分的构成的示意性电路图。

本实施方式的半导体存储装置基本上是以与第1实施方式的半导体存储装置MD相同的方式构成，但不具备电压侦测电路42。另外，如图20所示，本实施方式的半导体存储装置具备电流侦测电路50。

本实施方式的电流侦测电路50具备：电流镜电路51，连接在多个电荷泵电路40的电压供给线41中的至少一条；取样电路52，连接在电流镜电路51；及比较电路53，连接在取样电路52。

电流镜电路51具备：PMOS(P-channel metal oxide semiconductor，P通道金属氧化物半导体)晶体管51a，连接在电压供给线41及驱动器电路DRV之间；及PMOS晶体管51b；源极端子与PMOS晶体管51a的源极端子共通地连接，栅极端子与PMOS晶体管51a的栅极端子及漏极端子共通地连接。此外，流经PMOS晶体管51b的电流例如可以设为成为流经PMOS晶体管51a的电流的十分之一左右。

取样电路52具备：开关电路52a，将节点N3选择性地连接在节点N4及节点N5的一个；及电容器52b，连接在节点N3及接地端子(V_SS)之间。开关电路52a的节点N4连接在PMOS晶体管51b的漏极端子。开关电路52a的节点N5连接在接地端子(V_SS)。

比较电路53的一输入端子连接在开关电路52a的节点N3。对比较电路53的另一输入端子供给参照电压V_REF。输出端子连接在定序器SQC。

[读出动作]

接着，参照图21及图22对本实施方式的半导体存储装置的读出动作进行说明。图21是用来对本实施方式的半导体存储装置的读出动作进行说明的示意性流程图。图22是用来对所述读出动作进行说明的示意性曲线图。

在步骤S301中，将旗标设定为“0”。旗标被记录在寄存器等中。

在步骤S101中，执行与参照图8等进行说明的步骤S101中的动作相同的动作。

在步骤S302中，侦测电压供给线41的电流I_CC，判定该电流是否大于特定的阈值电流I_TH。例如，使图20的开关电路52a的节点N3在特定的取样时间内与节点N4接触，判定该期间内节点N3的电压是否变得大于参照电压V_REF。在变大的情况下进入至步骤S303，在未变大的情况下进入至步骤S304。此外，在步骤S302中，之后使开关电路52a的节点N3与节点N5接触，释放节点N3的电荷。

在步骤S303中，将旗标设定为“1”。

在步骤S304中，参照未图示的计时器等判定是否已从执行步骤S101起经过了特定时间。在未经过特定时间的情况下进入至步骤S302。在经过了特定时间的情况下进入至步骤S305。

在步骤S305中，判定旗标是否为“1”。在为“1”的情况下进入至步骤S306。在并非为“1”的情况下进入至步骤S103。

在步骤S306中，参照未图示的计时器等判定是否已从执行步骤S305起经过了特定时间。在未经过特定时间的情况下进入至步骤S306。在经过了特定时间的情况下进入至步骤S103。

在步骤S103～步骤S109中，执行与参照图8等进行了说明的步骤S103～步骤S109中的动作相同的动作。

此处，例如如图9所例示，在字线WL的电压因蠕升等而成为某种程度的大小的情况下，在字线WL的电压从电压V₁增大至电压V_READ的期间内，流经电压供给线41的电流I₁相对较小。另一方面，例如如图18A所例示，在字线WL的电压为接地电压V_SS左右的情况下，在字线WL的电压从接地电压V_SS增大至电压V_READ的期间内，流经电压供给线41的电流I₂相对较大。因此，例如如图22所例示，也能够根据流经电压供给线41的电流I_CC的最大值是否大于特定的阈值电流I_TH，来调整时序T₁₀₁至时序T₁₀₂的等待时间t₁。由此，能够提供一种无损可靠性且高速动作的半导体存储装置。

另外，也存在视条件等，相较于如第1实施方式那样的电压侦测电路42，本实施方式那样的电流侦测电路50更能精度良好地侦测字线WL等的状态得情况。

此外，如上所述，存在根据制造误差、布局等而导致字线WL等的升压速率产生偏差的情况。即便在这种情况下，也能够执行本实施方式的读出动作。在这种情况下，考虑例如在升压速率的平均值、最大值等较小的情况(电流的平均值、最大值等较小的情况)下，将等待时间t₁设定得较大，在升压速率的平均值、最大值等较大的情况(电流的平均值、最大值等较大的情况)下，将等待时间t₁设定得较小。在这种情况下，例如在图21的步骤S305中，判定旗标是否为“0”。在为“0”的情况下进入至步骤S306。在并非为“0”的情况下进入至步骤S103。

[第4实施方式]

接着，参照图23对第4实施方式进行说明。图23是用来对本实施方式的读出动作进行说明的示意性曲线图。

本实施方式的半导体存储装置是以与第3实施方式的半导体存储装置相同的方式构成。

另外，本实施方式的读出动作与第3实施方式的读出动作几乎相同。但是，在本实施方式中，在步骤S302(图21)中，并非侦测电压供给线41的电流I_CC，而是侦测从电压供给线41供给的电荷量，并判定该电荷量是否大于特定的阈值。例如，使图20的开关电路52a的节点N3与节点N4接触，判定节点N3的电压是否变得大于参照电压V_REF。在变大的情况下进入至步骤S303，在未变大的情况下进入至步骤S304。此外，在本实施方式中，与第3实施方式不同，在将旗标设定为“1”之前或步骤S304结束之前，使开关电路52a的节点N3持续与节点N4接触。

此外，如上所述，存在根据制造误差、布局等而导致字线WL等的升压速率产生偏差的情况。即便在这种情况下，也能够执行本实施方式的读出动作。

[其它实施方式]

在以上的说明中，对调整读出动作的时序T₁₀₁～T₁₀₂的等待时间t1的例子进行了说明。然而，也能够通过利用如所述那样的方法来调整其它等待时间。

另外，在以上的说明中，对调整普通的读出动作中的特定时序的等待时间的例子进行了说明。然而，也能够通过利用如所述那样的方法来调整其它动作中的等待时间。

例如，写入动作包含编程动作及写入验证动作。

在编程动作中，例如如图24所示，在时序T₂₀₁，对连接在进行阈值电压的调整的存储单元MC的位线BL_W供给接地电压V_SS，对连接在不进行阈值电压的调整的存储单元MC的位线BL_I供给禁止电压V_DDSA。禁止电压V_DDSA大于接地电压V_SS。

另外，在编程动作中，例如在时序T₂₀₂，对选择漏极选择线sSGD供给电压V_SGD，对非选择漏极选择线uSGD及源极选择线SGS供给电压V_SGS，对字线WL供给电压V_DD-V_th。电压V_SGD例如小于图10的电压V_SG，具有与位线BL_W对应的漏极选择晶体管STD成为接通状态，且与位线BL_I对应的漏极选择晶体管STD成为断开状态的程度的大小。

另外，在编程动作中，例如在时序T₂₀₃，对字线WL供给写入通过电压V_PASS。写入通过电压V_PASS例如可以大于图7的读出通过电压V_READ。

另外，在编程动作中，在时序T₂₀₄，对选择字线sWL供给编程电压V_PGM。编程电压V_PGM可以大于写入通过电压V_PASS。由此，电子储存在所需的存储单元MC的电荷储存膜132(图7)，而存储单元MC的阈值电压增大。

之后，例如在时序T₂₀₅，使选择字线sWL的电压下降至写入通过电压V_PASS为止。另外，例如在时序T₂₀₆，使位线BL_I的电压下降至接地电压V_SS为止。另外，例如在时序T₂₀₇，使字线WL的电压下降至V_DD-V_th为止，使选择栅极线(SGD、SGS)的电压下降至接地电压V_SS为止。

此处，例如如图25所例示，也存在编程动作中的字线WL的初始电压因所述蠕升等而相对变大的情况。另一方面，如图26所例示，也存在编程动作中的字线WL的初始电压为接地电压V_SS等相对变小的情况。在这种情况下，如图25及图26所例示，也可以利用与第1实施方式～第4实施方式相同的方法。来调整对字线WL供给写入通过电压V_PASS的时序T₂₀₃及时序T₂₀₄之间的等待时间t₂。

另外，例如如图27及图28所例示，也存在因RC时间常数的差异等而导致字线WL的电压相对较早地上升的情况，也存在相对较迟地上升的情况。在这种情况下，可以利用与第1实施方式～第4实施方式相同的方法对时序T₂₀₃及时序T₂₀₄之间的等待时间t₂进行调整，也可以对时序T₂₀₄及时序T₂₀₅之间的等待时间t₃进行调整。

写入验证动作是在执行编程动作后执行。写入验证动作是确认存储单元MC的阈值电压是否通过编程动作而增大至所需大小的动作。写入验证动作以与普通的读出动作几乎相同的方式执行。在这种情况下，也能够以与普通的读出动作相同的方式进行等待时间t₁的调整。

此外，能够利用删除动作时所执行的删除验证动作等与第1实施方式～第4实施方式相同的方法对各种动作中的等待时间进行调整。

此外，在本说明书中，在称为“读出动作”的情况下，存在意指不仅包含普通的读出动作，也包含写入验证动作、删除验证动作等的情况。

另外，在以上的说明中，对侦测电压、电流等的上升的例子进行了说明。然而，例如也能够侦测电压、电流等的下降。在此情况下，例如只要将参照电压V_REF较目标值设定得较高，且并非侦测比较电路44或53的输出信号是否成为“H”，而是侦测比较电路44或53的输出信号是否成为“L”即可。

[其它]

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。