阅读说明：本技术 一种高速并行oqpsk偏移四相相移键控解调器 (High-speed parallel OQPSK offset quadriphase shift keying demodulator ) 是由 崔霞霞 王少飞 王立辉 李新玲 韩中良 刘一龙 于 2020-05-12 设计创作，主要内容包括：本发明公开了一种高速并行OQPSK偏移四相相移键控解调器,属于OQPSK技术领域。其包括AD采样模块、重采样模块、下变频模块、频率估计模块、相位估计模块、匹配滤波模块、定时误差估计模块、搜帧及译码模块。本发明中的所有模块均工作在并行模式,工作时,首先对基带信号进行AD采样,并通过频偏补偿环路和载波相位同步环路将频率估计和相位估计送给下变频模块,待下变频模块完成系统大频偏和相偏补偿后,采用匹配滤波模块的输出信号,通过定时误差估计模块和重采样模块完成OQPSK定时恢复,找出最佳采样点,最后,通过搜帧及译码模块搜到编码帧头后完成LDPC译码,实现高速并行OQPSK调制方式的解调。本发明传输信息量大,特别适用于非线性带限信道。(The invention discloses a high-speed parallel OQPSK offset quadrature phase shift keying demodulator, belonging to the technical field of OQPSK. The device comprises an AD sampling module, a resampling module, a down-conversion module, a frequency estimation module, a phase estimation module, a matched filtering module, a timing error estimation module and a frame searching and decoding module. All modules in the invention work in a parallel mode, when in work, AD sampling is firstly carried out on a baseband signal, frequency estimation and phase estimation are sent to a down-conversion module through a frequency deviation compensation loop and a carrier phase synchronization loop, after the down-conversion module finishes system large frequency deviation and phase deviation compensation, output signals of a matched filter module are adopted, OQPSK timing recovery is finished through a timing error estimation module and a resampling module, an optimal sampling point is found out, finally, LDPC decoding is finished after a coding frame head is searched through a frame searching and decoding module, and demodulation of a high-speed parallel OQPSK modulation mode is realized. The invention has large information transmission quantity and is particularly suitable for nonlinear band-limited channels.)

一种高速并行OQPSK偏移四相相移键控解调器

技术领域

本发明涉及OQPSK偏移四相相移键控技术领域，特别是指一种高速并行OQPSK偏移四相相移键控解调器，可用于传输信息量大、呈现非线性特性的通信传输系统。

背景技术

QPSK(Quadrature Phase Shift Keying，正交相移键控)是一种数字调制方式，其在码元之间具有180°的相位跳变，为了避免这种相位跳变，现有技术中又发展出了OQPSK(Offset-QPSK，偏移四相相移键控)调制方式。

OQPSK调制将输入码流分成I、Q两路，其中，Q路延迟半个符号周期，然后进行正交调制。因此每次相位转换处只可能有一路信号发生相位的极性翻转，而不会发生两路同时翻转的现象。这样相邻码元相位差的最大值为90°，减小了信号起伏，同时减小传输带宽占用。但是，在解调接收端，该信号仍然保持Q路信号比I路信号延时半个符号周期的状态。现有的解调方式中，首先完成的流程是定时恢复，而常规的定时误差估计算法均建立在一个采样周期内，I、Q两路数据在某采样时刻同为最大点或最小点，如果Q路信号比I路信号延时半个符号周期，那么I、Q两路数据在某采样时刻，若I路为最大点，则Q路必为最小点，常规算法已无法实现时钟恢复。这就导致后续的频率估计和相位估计也将无法正确完成，进而导致解调系统无法正常工作。

此外，OQPSK解调器支持的符号信息速率达到200Mbps，而在FPGA中进行4倍采样时，为达到200Mbps的符号传输速率，串行采样速率需达800Mbps。FPGA的工作时钟在这么高的速率下进行各种解调算法时，FPGA的各种逻辑运算将无法正常工作，最终也影响解调系统的正常工作。

发明内容

有鉴于此，本发明提出一种高速并行OQPSK偏移四相相移键控解调器，可在AD采样时钟不可变的情况下实现连续、高速的OQPSK业务数据的并行解调。

为了实现上述目的，本发明采用的技术方案为：

一种高速并行OQPSK偏移四相相移键控解调器，包括AD采样模块1以及基于FPGA实现的重采样模块2、下变频模块3、频率估计模块4、相位估计模块5、匹配滤波模块6、定时误差估计模块7，以及搜帧及译码模块8，重采样模块2、下变频模块3、匹配滤波模块6、搜帧及译码模块8顺次连接；其中：

AD采样模块1的采样时钟为频率固定的符号时钟，用于将基带模拟信号变为I、Q各4路并行的4倍采样OQPSK信号，并将各路信号连同采样时钟一起送给重采样模块2；

频率估计模块4用于与下变频模块3构成频偏补偿环路，频率估计模块4在工作时根据下变频模块3的输出数据进行大频偏估计，并输出相应的频率控制字给下变频模块3；频率估计模块4只在上电或复位重启时计算一次大频偏频率控制字，其余时间停止工作，无大频偏频率控制字输出；

初始时，下变频模块3处于直通状态；当频率估计模块4输出频率控制字时，下变频模块3根据该频率控制字对其输入信号进行大频偏补偿，并输出频偏补偿后的I、Q各4路并行信号；

频率估计模块4停止工作时，下变频模块3和相位估计模块5组成载波相位同步环路，相位估计模块5根据下变频模块3的输出数据进行相位估计，并输出相应的频率控制字给下变频模块3，下变频模块3根据相位估计模块5输出的频率控制字对其输入信号进行相偏补偿，并输出相偏补偿后的I、Q各4路并行信号，实现载波相位同步；

匹配滤波模块6用于对下变频模块3输出的I、Q各4路并行信号进行低通滤波，然后将输出数据分别送给定时误差估计模块7和搜帧及译码模块8；

定时误差估计模块7根据匹配滤波模块6送来的数据实时更新并输出时钟频率误差值给重采样模块2；

初始时，定时误差估计模块7未工作，其输出的时钟频率误差值为0，重采样模块2处于直通状态；当载波相位同步后，定时误差估计模块7开始工作，此时重采样模块2根据定时误差估计模块7输出的时钟频率误差值对自身的采样时钟做出调整，并对AD采样模块1送来的I、Q各4路并行信号进行重采样，使输出的I、Q各4路并行信号中均是第1路为最佳采样点，从而实现定时同步；

定时同步后，搜帧和译码模块8对匹配滤波模块6送来的数据进行处理，搜到编码帧头，完成LDPC译码，实现基带解调。

进一步的，所述频率估计模块4完成大频偏估计并输出频率控制字的具体方式为：

频率估计模块4从下变频模块3输出的I路信号中选取并行的两倍采样点信号，并从下变频模块3输出的Q路信号中选取并行的两倍采样点信号，对选出的4路信号取四次方后进行FFT运算，然后将FFT运算得到的大频偏值转换成频率控制字并输出给下变频模块3。

进一步的，所述相位估计模块5完成相位估计并输出频率控制字的具体方式为：

相位估计模块5从下变频模块3输出的I路信号中选取并行的两倍采样点信号I₁(n)和I₂(n)，并从下变频模块3输出的Q路信号中选取并行的两倍采样点信号Q₁(n)和Q₂(n)，根据下式进行相位估计：

其中，e(n)是相位估计值，I₁(n+1)和Q₁(n+1)分别是I₁(n)和Q₁(n)延时一个符号周期的输出值，^表示取相应数值的正负号；

然后，将相位估计值转换成频率控制字并输出给下变频模块3。

进一步的，所述定时误差估计模块7实时更新并输出时钟频率误差值的具体方式为：

定时误差估计模块7从匹配滤波模块6输出的I路信号中选取并行的两倍采样点信号I′₁(n)和I′₂(n)，并从匹配滤波模块6输出的Q路信号中选取并行的两倍采样点信号Q′₁(n)和Q′₂(n)，采用并行加德纳算法进行时钟频率误差估计：

e′(n)＝I′₁(n+1)×(I′₂(n+1)-I′₂(n))+I′₂(n+1)×(I′₁(n+2)-I′₁(n+1))+Q′₂(n)×(Q′₁(n+1)-Q′₁(n))+Q′₁(n+1)×(Q′₂(n+1)-Q′₂(n))

其中，e′(n)是估计得到的时钟频率误差值，I′₁(n+1)、I′₂(n+1)、Q′₁(n+1)和Q′₂(n+1)分别是I′₁(n)、I′₂(n)、Q′₁(n)和Q′₂(n)延时一个符号周期的输出值，I′₁(n+2)是I′₁(n)延时两个符号周期的输出值。

进一步的，所述相位估计模块5和定时误差估计模块7均具有环路滤波模块，所述环路滤波模块用于抑制相应估计值中的噪声和高频分量。

本发明与背景技术相比，具有如下有益效果：

1、本发明解调器中，相邻码元相位差的最大值为90°，调制信号包络的起伏小，对于电路中的非线性不敏感，从而可以使用高效率的非线性功率放大器对其进行放大，提高发射效率。

2、本发明中的所有模块均采用并行处理方式，模块的工作时钟统一降为符号时钟，从而使解调的信息速率可高达200Mbps，具有传输速率高、通信容量大的特点。

总之，本发明可用于传输信息量大、呈现非线性特性的通信传输系统中，提高频谱效率和传输效率。

附图说明

图1是本发明实施例中OQPSK解调器的原理示意图。

具体实施方式

下面结合附图对本发明作进一步详细的说明。

如图1所示，一种高速并行OQPSK偏移四相相移键控解调器，包括AD采样模块1以及基于FPGA实现的重采样模块2、下变频模块3、频率估计模块4、相位估计模块5、匹配滤波模块6、定时误差估计模块7，以及搜帧及译码模块8，重采样模块2、下变频模块3、匹配滤波模块6、搜帧及译码模块8顺次连接；其中：

AD采样模块1的采样时钟为频率固定的符号时钟，用于将基带模拟信号变为I、Q各4路并行的4倍采样OQPSK信号，并将各路信号连同采样时钟一起送给重采样模块2；

频率估计模块4用于与下变频模块3构成频偏补偿环路，频率估计模块4在工作时根据下变频模块3的输出数据进行大频偏估计，并输出相应的频率控制字给下变频模块3；频率估计模块4只在上电或复位重启时计算一次大频偏频率控制字，其余时间停止工作，无大频偏频率控制字输出；

初始时，下变频模块3处于直通状态；当频率估计模块4输出频率控制字时，下变频模块3根据该频率控制字对其输入信号进行大频偏补偿，并输出频偏补偿后的I、Q各4路并行信号；

频率估计模块4停止工作时，下变频模块3和相位估计模块5组成载波相位同步环路，相位估计模块5根据下变频模块3的输出数据进行相位估计，并输出相应的频率控制字给下变频模块3，下变频模块3根据相位估计模块5输出的频率控制字对其输入信号进行相偏补偿，并输出相偏补偿后的I、Q各4路并行信号，实现载波相位同步；

正常工作时，下变频模块3和相位估计模块5组成的环路一直在工作，从而一直在跟踪载波相位的变化；

匹配滤波模块6用于对下变频模块3输出的I、Q各4路并行信号进行低通滤波，然后将输出数据分别送给定时误差估计模块7和搜帧及译码模块8；

定时误差估计模块7根据匹配滤波模块6送来的数据实时更新并输出时钟频率误差值给重采样模块2；

初始时，定时误差估计模块7未工作，其输出的时钟频率误差值为0，重采样模块2处于直通状态；当载波相位同步后，定时误差估计模块7开始工作，此时重采样模块2根据定时误差估计模块7输出的时钟频率误差值对自身的采样时钟做出调整，并对AD采样模块1送来的I、Q各4路并行信号进行重采样，使输出的I、Q各4路并行信号中均是第1路为最佳采样点，从而实现定时同步；

定时同步后，搜帧和译码模块8对匹配滤波模块6送来的数据进行处理，搜到编码帧头，完成LDPC译码，实现基带解调。

进一步的，所述频率估计模块4完成大频偏估计并输出频率控制字的具体方式为：

频率估计模块4从下变频模块3输出的I路信号中选取并行的两倍采样点信号，并从下变频模块3输出的Q路信号中选取并行的两倍采样点信号，对选出的4路信号取四次方后进行FFT运算，然后将FFT运算得到的大频偏值转换成频率控制字并输出给下变频模块3。

进一步的，所述相位估计模块5完成相位估计并输出频率控制字的具体方式为：

相位估计模块5从下变频模块3输出的I路信号中选取并行的两倍采样点信号I₁(n)和I₂(n)，并从下变频模块3输出的Q路信号中选取并行的两倍采样点信号Q₁(n)和Q₂(n)，根据下式进行相位估计：

其中，e(n)是相位估计值，I₁(n+1)和Q₁(n+1)分别是I₁(n)和Q₁(n)延时一个符号周期的输出值，^表示取相应数值的正负号；

然后，将相位估计值转换成频率控制字并输出给下变频模块3。

进一步的，所述定时误差估计模块7实时更新并输出时钟频率误差值的具体方式为：

定时误差估计模块7从匹配滤波模块6输出的I路信号中选取并行的两倍采样点信号I′₁(n)和I′₂(n)，并从匹配滤波模块6输出的Q路信号中选取并行的两倍采样点信号Q′₁(n)和Q′₂(n)，采用并行加德纳算法进行时钟频率误差估计：

e′(n)＝I′₁(n+1)×(I′₂(n+1)-I′₂(n))+I′₂(n+1)×(I′₁(n+2)-I′₁(n+1))+Q′₂(n)×(Q′₁(n+1)-Q′₁(n))+Q′₁(n+1)×(Q′₂(n+1)-Q′₂(n))

其中，e′(n)是估计得到的时钟频率误差值，I′₁(n+1)、I′₂(n+1)、Q′₁(n+1)和Q′₂(n+1)分别是I′₁(n)、I′₂(n)、Q′₁(n)和Q′₂(n)延时一个符号周期的输出值，I′₁(n+2)是I′₁(n)延时两个符号周期的输出值。

进一步的，所述相位估计模块5和定时误差估计模块7均具有环路滤波模块，所述环路滤波模块用于抑制相应估计值中的噪声和高频分量。

该解调器中，AD采样模块1的输出时钟为固定值，不可调整。频率估计模块4通过FFT运算对经AD采样模块1和重采样模块2输出的基带信号大频偏进行估计，提供给下变频模块3，并与下变频模块3形成环路，实现对大频偏的粗略补偿。完成大频偏的补偿后，相位估计模块5开始工作，其与下变频模块3形成环路，实现相偏恢复。完成相偏恢复后，匹配滤波模块6、定时误差估计模块7、重采样模块2和下变频模块3形成环路实现定时恢复。定时恢复后，由搜帧及译码模块8完成基带解调。

定时误差估计7正常工作时的输入信号是已经完成大频偏补偿和载波相位同步后匹配滤波模块6的输出信号，并且该并行信号仍然保持Q路信号比I路信号延时1个符号周期的相位关系，因此，可采用I和Q各4路并行匹配滤波信号中的1、3路或2、4路，即并行的两倍采样点I′₁(n)、I′₂(n)和Q′₁(n)、Q′₂(n)，通过并行OQPSK加德纳算法得到时钟频率误差估计值。

频率估计模块4的输入数据是AD采样模块1输出的并行数据，频率估计模块4工作时，重采样模块2和下变频模块3处于直通状态，两个模块的输入输出数据均为AD采样模块1的输出数据，只是存在不同的延迟。

相位估计模块5采用的相位估计算法是适用于并行OQPSK信号的改进的科斯塔斯环鉴相算法，该算法采用I和Q各4路并行信号中的1、3路或2、4路，即并行的两倍采样点I₁(n)、I₂(n)和Q₁(n)、Q₂(n)。

该解调器中的所有模块均工作在并行模式，AD采样模块1输出数据为4路并行的4倍采样数据，输出时钟为符号时钟。现有技术中没有高于符号时钟的时钟，而符号时钟又不可调整。因此，在连续工作模式下，现有的时钟算法均无法实现时钟微调。为此，本实施例采用了重采样模块2来实现对符号时钟的微调，完成定时恢复。

总之，本发明中的所有模块均工作在并行模式，工作时，本发明首先对基带信号进行AD采样，并通过频偏补偿环路和载波相位同步环路将频率估计和相位估计送给下变频模块，待下变频模块完成系统大频偏和相偏补偿后，采用匹配滤波模块的输出信号，通过定时误差估计模块和重采样模块完成OQPSK定时恢复，找出最佳采样点，最后，通过搜帧及译码模块搜到编码帧头后完成LDPC译码，实现高速并行OQPSK调制方式的解调。本发明所采用的高速OQPSK调制方式受功率放大器的非线性影响小，传输信息量大，支持的传输速率可达200Mbps，特别适用于非线性带限信道。